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AD9576BCPZ

更新时间： 2024-02-18 22:39:26
品牌 Logo 应用领域
亚德诺 - ADI 时钟外围集成电路晶体
页数 文件大小 规格书
65页 1002K
描述
Dual PLL, Asynchronous Clock Generator

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AD9576BCPZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active包装说明：HVQCCN,
针数：64Reach Compliance Code：compliant
风险等级：2.32其他特性：IT ALSO OPERATES AT 3.3V NOM SUPPLY
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm湿度敏感等级：3
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：1250 MHz
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：25 MHz
座面最大高度：0.8 mm最大供电电压：2.625 V
最小供电电压：2.375 V标称供电电压：2.5 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子面层：Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：9 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC
Base Number Matches：1

AD9576BCPZ 数据手册

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AD9576  
Data Sheet  
Address Bits Bit Name  
Settings Description  
Reset Access  
0xꢁ47  
7
6
Reserved  
Qꢁ source  
Reserved.  
0x0  
0x0  
R
This bit selects the divider input clock.  
M0 output.  
Mꢁ output.  
R/W  
0
ꢁ
[5:0] Qꢁ initial phase  
[7:3] Reserved  
These bits set the divider static phase offset. The phase offset is in  
units of half cycles of the input clock.  
0x0  
R/W  
0xꢁ48  
Reserved.  
0x0  
0x0  
R
2
OUT4 power-down  
Driver power-down control.  
Normal operation.  
Powered down.  
R/W  
0
ꢁ
[ꢁ:0] OUT4 driver format  
These bits select the driver format of OUT4.  
LVDS, 3.5 mA.  
LVDS, 4.2 mA.  
HSTL, 8 mA.  
ꢁ.8 V CMOS.  
0x0  
R/W  
00  
0ꢁ  
ꢁ0  
ꢁꢁ  
0xꢁ49  
[7:3] Reserved  
OUT5 power-down  
Reserved.  
0x0  
0x0  
R
2
Driver power-down control.  
Normal operation.  
Powered down.  
R/W  
0
ꢁ
[ꢁ:0] OUT5 driver format  
These bits select the driver format of OUT5.  
LVDS, 3.5 mA.  
LVDS, 4.2 mA.  
HSTL, 8 mA.  
ꢁ.8 V CMOS.  
0x0  
R/W  
00  
0ꢁ  
ꢁ0  
ꢁꢁ  
0xꢁ4A  
0xꢁ4B  
7
6
Reserved  
Reserved.  
0x0  
0x0  
R
Q2 power-down  
Divider power-down control.  
Normal operation.  
Powered down.  
R/W  
0
ꢁ
[5:0] Q2 divide ratio  
These bits set the operating divide ratio. Divide ratio = bit field value + ꢁ. 0x3  
R/W  
R
7
6
Reserved  
Q2 source  
Reserved.  
0x0  
0x0  
This bit selects the divider input clock.  
M0 output.  
Mꢁ output.  
R/W  
0
ꢁ
[5:0] Q2 initial phase  
[7:3] Reserved  
These bits set the divider static phase offset. The phase offset is in  
units of half cycles of the input clock.  
0x0  
R/W  
0xꢁ4C  
Reserved.  
0x0  
0x0  
R
2
OUT6 power-down  
Driver power-down control.  
Normal operation.  
Powered down.  
R/W  
0
ꢁ
[ꢁ:0] OUT6 driver format  
These bits select the driver format of OUT6.  
LVDS, 3.5 mA.  
LVDS, 4.2 mA.  
HSTL, 8 mA.  
ꢁ.8 V CMOS.  
0x0  
R/W  
00  
0ꢁ  
ꢁ0  
ꢁꢁ  
0xꢁ4D  
[7:3] Reserved  
OUT7 power-down  
Reserved.  
0x0  
0x0  
R
2
Driver power-down control.  
Normal operation.  
Powered down.  
R/W  
0
ꢁ
[ꢁ:0] OUT7 driver format  
These bits select the driver format of OUT7.  
LVDS, 3.5 mA.  
LVDS, 4.2 mA.  
HSTL, 8 mA.  
ꢁ.8 V CMOS.  
0x0  
R/W  
00  
0ꢁ  
ꢁ0  
ꢁꢁ  
Rev. 0 | Page 58 of 64  
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