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AD9550/PCBZ PDF预览

AD9550/PCBZ

更新时间： 2024-01-24 06:56:10
品牌 Logo 应用领域
亚德诺 - ADI 通信时钟
页数 文件大小 规格书
20页 393K
描述
Integer-N Clock Translator for Wireline Communications

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AD9550/PCBZ 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN, LCC32,.2SQ,20针数：32
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.79
应用程序：SONET;SDHJESD-30 代码：S-XQCC-N32
JESD-609代码：e3长度：5 mm
湿度敏感等级：1功能数量：1
端子数量：32最高工作温度：85 °C
最低工作温度：-40 °C封装主体材料：UNSPECIFIED
封装代码：HVQCCN封装等效代码：LCC32,.2SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER
峰值回流温度（摄氏度）：260电源：3.3 V
认证状态：Not Qualified座面最大高度：0.8 mm
子类别：Other Telecom ICs最大压摆率：0.185 mA
标称供电电压：3.3 V表面贴装：YES
技术：CMOS电信集成电路类型：ATM/SONET/SDH SUPPORT CIRCUIT
温度等级：INDUSTRIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：5 mmBase Number Matches：1

AD9550/PCBZ 数据手册

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AD9550  
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS  
Y4  
Y5  
A0  
A1  
A2  
A3  
REF  
GND  
1
2
3
4
5
6
7
8
24 GND  
23 OUT2  
22  
OUT2  
21 VDD  
20 LOCKED  
19 LDO  
18 VDD  
PIN 1  
INDICATOR  
AD9550  
TOP VIEW  
(Not to Scale)  
17 LDO  
NOTES  
1. NC = NO CONNECT.  
2. EXPOSED DIE PAD MUST BE CONNECTED TO GND.  
Figure 2. Pin Configuration  
Table 5. Pin Function Descriptions  
Pin No.  
Mnemonic  
Type1 Description  
29, 30, 31,  
32, 1, 2  
Y0, Y1, Y2, Y3,  
Y4, Y5  
I
Control Pins. These pins select one of 52 preset output frequency combinations for OUT1 and  
OUT2. Each pin has an internal 100 kΩ pull-up resistor.  
3, 4, 5, 6  
A0, A1, A2, A3  
I
Control Pins. These pins select one of 15 preset input reference frequencies. Each pin has an  
internal 100 kΩ pull-up resistor.  
7
REF  
I
P
Reference Clock Input. Connect this pin to a single-ended active clock input signal.  
Ground.  
8, 11, 24, 25 GND  
9, 10  
NC  
No Connection. Make no external connection to these pins. Do not connect to GND or VDD.  
12, 13, 14  
OM2, OM1,  
OM0  
I
Control Pins. These pins select one of eight preset output configurations (see Table 10). Each pin  
has an internal 40 kΩ pull-up resistor.  
15  
16  
RESET  
I
Reset Internal Logic. This is a digital input pin. This pin is active low with a 100 kΩ internal pull-up  
resistor and resets the internal logic to default states (see the Automatic Power-On Reset section).  
Loop Filter Node for the PLL. Connect external loop filter components (see Figure 24) from this pin  
to Pin 17 (LDO).  
FILTER  
I/O  
17, 19  
18, 21, 28  
LDO  
VDD  
P/O  
P
LDO Decoupling Pins. Connect a 0.47 μF decoupling capacitor from each of these pins to ground.  
Power Supply Connection: 3.3 V Supply. Pin 21 supplies the OUT2 driver and Pin 28 supplies the  
OUT1 driver.  
20  
LOCKED  
OUT1, OUT2  
OUT1, OUT2  
EP  
O
O
O
Locked Status Indicator for the PLL. Active high.  
Complementary Square Wave Clocking Outputs.  
Square Wave Clocking Outputs.  
26, 22  
27, 23  
N/A2  
Exposed Die Pad. The exposed die pad must be connected to GND.  
1 I is input, I/O is input/output, O is output, P is power, and P/O is power/output.  
2 N/A means not applicable.  
Rev. 0 | Page 7 of 20  
 
 
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