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Datasheet > 微控制器和处理器 > 时钟发生器> AD9520-5BCPZ-REEL7
AD9520-5BCPZ-REEL7 PDF预览

AD9520-5BCPZ-REEL7

更新时间： 2024-01-04 11:20:11
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
80页 1517K
描述
12 LVPECL/24 CMOS Output Clock Generator

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AD9520-5BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.31
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm湿度敏感等级：3
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：250 MHz
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：250 MHz
认证状态：Not Qualified座面最大高度：1 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9520-5BCPZ-REEL7 数据手册

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AD9520-5  
TIMING CHARACTERISTICS  
Table 5.  
Parameter  
Min Typ  
Max  
Unit  
Test Conditions/Comments  
LVPECL OUTPUT RISE/FALL TIMES  
Output Rise Time, tRP  
Termination = 50 Ω to VS_DRV − 2 V  
130  
170  
ps  
20% to 80%, measured differentially (rise/fall  
times are independent of VS and are valid for  
VS_DRV = 3.3 V and 2.5 V)  
Output Fall Time, tFP  
130  
170  
ps  
80% to 20%, measured differentially (rise/fall  
times are independent of VS and are valid for  
VS_DRV = 3.3 V and 2.5 V)  
PROPAGATION DELAY, tPECL, CLK-TO-LVPECL OUTPUT  
For All Divide Values  
850  
800  
1050 1280 ps  
High frequency clock distribution configuration  
Clock distribution configuration  
970  
1.0  
1180 ps  
ps/°C  
Variation with Temperature  
OUTPUT SKEW, LVPECL OUTPUTS1  
LVPECL Outputs That Share the Same Divider  
Termination = 50 Ω to VS_DRV − 2 V  
VS_DRV = 3.3 V  
VS_DRV = 2.5 V  
VS_DRV = 3.3 V  
VS_DRV = 2.5 V  
5
5
5
5
16  
20  
45  
60  
190  
ps  
ps  
ps  
ps  
ps  
LVPECL Outputs on Different Dividers  
All LVPECL Outputs Across Multiple Parts  
CMOS OUTPUT RISE/FALL TIMES  
Output Rise Time, tRC  
VS_DRV = 3.3 V and 2.5 V  
Termination = open  
750  
715  
965  
890  
960  
890  
1280 ps  
1100 ps  
ps  
ps  
20% to 80%; CLOAD = 10 pF; VS_DRV = 3.3 V  
80% to 20%; CLOAD = 10 pF; VS_DRV = 3.3 V  
20% to 80%; CLOAD = 10 pF; VS_DRV = 2.5 V  
80% to 20%; CLOAD = 10 pF; VS_DRV = 2.5 V  
Clock distribution configuration  
VS_DRV = 3.3 V  
Output Fall Time, tFC  
Output Rise Time, tRC  
Output Fall Time, tFC  
PROPAGATION DELAY, tCMOS, CLK-TO-CMOS OUTPUT  
For All Divide Values  
2.1  
2.75  
3.35  
2
3.55  
ns  
ns  
VS_DRV = 2.5 V  
Variation with Temperature  
ps/°C VS_DRV = 3.3 V and 2.5 V  
OUTPUT SKEW, CMOS OUTPUTS1  
CMOS Outputs That Share the Same Divider  
7
85  
ps  
ps  
ps  
ps  
ps  
ps  
VS_DRV = 3.3 V  
VS_DRV = 2.5 V  
VS_DRV = 3.3 V  
VS_DRV = 2.5 V  
VS_DRV = 3.3 V  
VS_DRV = 2.5 V  
10  
10  
10  
105  
240  
285  
600  
620  
All CMOS Outputs on Different Dividers  
All CMOS Outputs Across Multiple Parts  
OUTPUT SKEW, LVPECL-TO-CMOS OUTPUT1  
Outputs That Share the Same Divider  
Outputs That Are on Different Dividers  
All settings identical; different logic type  
LVPECL to CMOS on same part  
LVPECL to CMOS on same part  
1.18 1.76  
1.20 1.78  
2.48  
2.50  
ns  
ns  
1 The output skew is the difference between any two similar delay paths while operating at the same voltage and temperature.  
Rev. 0 | Page 8 of 80  
 
 
1...567891011...80

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