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Datasheet > 微控制器和处理器 > 时钟发生器> AD9520-5BCPZ-REEL7
AD9520-5BCPZ-REEL7 PDF预览

AD9520-5BCPZ-REEL7

更新时间： 2024-02-07 08:00:38
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
80页 1517K
描述
12 LVPECL/24 CMOS Output Clock Generator

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AD9520-5BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.31
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm湿度敏感等级：3
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：250 MHz
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：250 MHz
认证状态：Not Qualified座面最大高度：1 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9520-5BCPZ-REEL7 数据手册

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AD9520-5  
CLOCK INPUTS  
Table 3.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
Differential input  
CLOCK INPUTS (CLK, CLK)  
Input Frequency  
01  
01  
2.4  
1.6  
GHz  
GHz  
High frequency distribution (VCO divider)  
Distribution only (VCO divider bypassed); this is the  
frequency range supported by the channel divider  
Input Sensitivity, Differential  
Input Level, Differential  
150  
mV p-p  
V p-p  
Measured at 2.4 GHz; jitter performance is improved with  
slew rates > 1 V/ns  
Larger voltage swings can turn on the protection diodes  
and can degrade jitter performance  
2
Input Common-Mode Voltage, VCM  
Input Common-Mode Range, VCMR  
Input Sensitivity, Single-Ended  
Input Resistance  
1.3  
1.3  
1.57  
1.8  
1.8  
V
V
Self-biased; enables ac coupling  
With 200 mV p-p signal applied; dc-coupled  
CLK ac-coupled; CLK ac-bypassed to RF ground  
Self-biased  
150  
4.7  
2
mV p-p  
kΩ  
pF  
3.9  
5.7  
Input Capacitance  
1 Below about 1 MHz, the input should be dc-coupled. Care should be taken to match VCM  
.
CLOCK OUTPUTS  
Table 4.  
Parameter  
Min  
Typ  
Max  
Unit Test Conditions/Comments  
Termination = 50 Ω to VS_DRV − 2 V  
Differential (OUT, OUT)  
LVPECL CLOCK OUTPUTS  
OUT0, OUT1, OUT2, OUT3,  
OUT4, OUT5, OUT6, OUT7,  
OUT8, OUT9, OUT10, OUT11  
Output Frequency, Maximum  
2400  
MHz Using direct to output; see Figure 17  
(higher frequencies are possible, but  
amplitude will not meet the VOD  
specification); the maximum output  
frequency is limited by the maximum  
frequency at the CLK inputs  
Output High Voltage, VOH  
Output Low Voltage, VOL  
Output Differential Voltage, VOD 660  
CMOS CLOCK OUTPUTS  
VS_DRV − 1.07  
VS_DRV − 1.95  
VS_DRV − 0.96  
VS_DRV − 1.79  
820  
VS_DRV − 0.84  
VS_DRV − 1.64  
950  
V
V
mV  
OUT0A, OUT0B, OUT1A, OUT1B,  
OUT2A, OUT2B, OUT3A, OUT3B,  
OUT4A, OUT4B, OUT5A, OUT5B,  
OUT6A, OUT6B, OUT7A, OUT7B,  
OUT8A, OUT8B, OUT9A, OUT9B,  
OUT10A, OUT10B, OUT11A,  
OUT11B  
Single-ended; termination = 10 pF  
Output Frequency  
250  
0.1  
0.5  
0.6  
MHz See Figure 18  
Output Voltage High, VOH  
Output Voltage Low, VOL  
Output Voltage High, VOH  
Output Voltage Low, VOL  
Output Voltage High, VOH  
Output Voltage Low, VOL  
VS − 0.1  
V
V
V
V
V
V
@ 1 mA load, VS_DRV = 3.3 V/2.5 V  
@ 1 mA load, VS_DRV = 3.3 V/2.5 V  
@ 10 mA load, VS_DRV = 3.3 V  
@ 10 mA load, VS_DRV = 3.3 V  
@ 10 mA load, VS_DRV = 2.5 V  
@ 10 mA load, VS_DRV = 2.5 V  
2.7  
1.8  
Rev. 0 | Page 7 of 80  
 
 
 
 
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