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Datasheet > 微控制器和处理器 > 时钟发生器> AD9520-5BCPZ-REEL7
AD9520-5BCPZ-REEL7 PDF预览

AD9520-5BCPZ-REEL7

更新时间： 2024-01-13 13:48:33
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
80页 1517K
描述
12 LVPECL/24 CMOS Output Clock Generator

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AD9520-5BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.31
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm湿度敏感等级：3
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：250 MHz
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：250 MHz
认证状态：Not Qualified座面最大高度：1 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9520-5BCPZ-REEL7 数据手册

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AD9520-5  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
CHARGE PUMP (CP)  
ICP Sink/Source  
High Value  
Programmable  
With CPRSET = 5.1 kΩ; higher ICP is possible by  
changing CPRSET  
With CPRSET = 5.1 kΩ; lower ICP is possible by  
changing CPRSET  
Charge pump voltage set to VCP/2  
4.8  
mA  
mA  
Low Value  
0.60  
2.5  
Absolute Accuracy  
%
CPRSET Range  
ICP High Impedance Mode Leakage  
Sink-and-Source Current Matching  
2.7  
10  
kΩ  
nA  
%
1
1
0.5 V < VCP < VCP − 0.5 V; VCP is the voltage on the CP (charge  
pump) pin; VCP is the voltage on the VCP power supply pin  
ICP vs. VCP  
1.5  
2
%
%
0.5 V < VCP < VCP − 0.5 V  
VCP = VCP/2 V  
ICP vs. Temperature  
PRESCALER (PART OF N DIVIDER)  
Prescaler Input Frequency  
P = 1 FD  
300  
600  
900  
600  
1000  
2400  
3000  
3000  
300  
MHz  
MHz  
MHz  
MHz  
MHz  
MHz  
MHz  
MHz  
MHz  
P = 2 FD  
P = 3 FD  
P = 2 DM (2/3)  
P = 4 DM (4/5)  
P = 8 DM (8/9)  
P = 16 DM (16/17)  
P = 32 DM (32/33)  
Prescaler Output Frequency  
A, B counter input frequency (prescaler input  
frequency divided by P)  
PLL N DIVIDER DELAY  
Register 0x019[2:0]; see Table 48  
000  
Off  
001  
010  
011  
100  
101  
110  
111  
410  
530  
650  
770  
890  
1010  
1130  
ps  
ps  
ps  
ps  
ps  
ps  
ps  
PLL R DIVIDER DELAY  
Register 0x019[5:3]; see Table 48  
000  
Off  
001  
010  
011  
100  
101  
110  
111  
370  
490  
610  
730  
850  
970  
1090  
ps  
ps  
ps  
ps  
ps  
ps  
ps  
PHASE OFFSET IN ZERO DELAY  
REF refers to REFIN (REF1)/REFIN (REF2)  
When N delay and R delay are bypassed  
Phase Offset (REF-to-LVPECL Clock Output  
Pins) in Internal Zero Delay Mode  
Phase Offset (REF-to-LVPECL Clock Output  
Pins) in Internal Zero Delay Mode  
560  
1060 1310  
+240  
ps  
ps  
−320 +50  
When N delay = Setting 110 and R delay is bypassed  
Rev. 0 | Page 5 of 80  
12345678...80

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