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Datasheet > 微控制器和处理器 > 时钟发生器> AD9520-5BCPZ-REEL7
AD9520-5BCPZ-REEL7 PDF预览

AD9520-5BCPZ-REEL7

更新时间： 2024-02-29 20:58:52
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
80页 1517K
描述
12 LVPECL/24 CMOS Output Clock Generator

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AD9520-5BCPZ-REEL7 技术参数

是否无铅： 含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFN
包装说明：HVQCCN,针数：64
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.31
JESD-30 代码：S-XQCC-N64JESD-609代码：e3
长度：9 mm湿度敏感等级：3
端子数量：64最高工作温度：85 °C
最低工作温度：-40 °C最大输出时钟频率：250 MHz
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260主时钟/晶体标称频率：250 MHz
认证状态：Not Qualified座面最大高度：1 mm
最大供电电压：3.465 V最小供电电压：3.135 V
标称供电电压：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：40宽度：9 mm
uPs/uCs/外围集成电路类型：CLOCK GENERATOR, OTHERBase Number Matches：1

AD9520-5BCPZ-REEL7 数据手册

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AD9520-5  
SPECIFICATIONS  
Typical (typ) is given for VS = VS_DRV = 3.3 V 5%; VS ≤ VCP ≤ 5.25 V; TA = 25°C; RSET = 4.12 kΩ; CPRSET = 5.1 kΩ, unless otherwise  
noted. Minimum (min) and maximum (max) values are given over full VS and TA (−40°C to +85°C) variation.  
POWER SUPPLY REQUIREMENTS  
Table 1.  
Parameter  
Min  
Typ Max  
Unit Test Conditions/Comments  
VS  
VS_DRV  
VCP  
RSET Pin Resistor  
CPRSET Pin Resistor  
3.135 3.3  
2.375  
VS  
3.465  
VS  
5.25  
V
V
V
kΩ  
kΩ  
3.3 V 5%  
This is nominally 2.5 V to 3.3 V 5%  
This is nominally 3.3 V to 5.0 V 5%  
Sets internal biasing currents; connect to ground  
4.12  
5.1  
Sets internal CP current range, nominally 4.8 mA (CP_lsb = 600 μA);  
actual current can be calculated by CP_lsb = 3.06/CPRSET; connect to ground  
PLL CHARACTERISTICS  
Table 2.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
REFERENCE INPUTS  
Differential Mode (REFIN, REFIN)  
Differential mode (can accommodate single-ended  
input by ac grounding undriven input)  
Input Frequency  
0
250  
MHz  
Frequencies below about 1 MHz should be dc-coupled;  
be careful to match VCM (self-bias voltage)  
Input Sensitivity  
280  
1.60  
1.50  
4.8  
mV p-p  
V
V
Self-Bias Voltage, REFIN  
Self-Bias Voltage, REFIN  
Input Resistance, REFIN  
Input Resistance, REFIN  
1.34  
1.30  
4.0  
1.75  
1.60  
5.9  
Self-bias voltage of REFIN1  
Self-bias voltage of REFIN1  
Self-biased1  
kΩ  
kΩ  
4.4  
5.3  
6.4  
Self-biased1  
Dual Single-Ended Mode (REF1, REF2)  
Input Frequency (AC-Coupled)  
with DC Offset Off)  
Input Frequency (AC-Coupled  
with DC Offset On)  
Two single-ended CMOS-compatible inputs  
Slew rate must be > 50V/μs  
10  
250  
250  
MHz  
MHz  
Slew rate must be > 50 V/μs, and input amplitude  
sensitivity specification must be met; see input sensitivity  
Input Frequency (DC-Coupled)  
Input Sensitivity (AC-Coupled  
with DC Offset Off)  
0
0.55  
250  
3.28  
MHz  
V p-p  
Slew rate > 50V/μs; CMOS levels  
VIH should not exceed VS  
Input Sensitivity (AC-Coupled  
with DC Offset On)  
Input Logic High, DC Offset Off  
Input Logic Low, DC Offset Off  
Input Current  
1.5  
2.0  
2.78  
V p-p  
VIH should not exceed VS  
V
V
μA  
pF  
0.8  
+100  
−100  
16.67  
Input Capacitance  
2
Each pin, REFIN (REF1)/REFIN (REF2)  
Crystal Oscillator  
Crystal Resonator Frequency Range  
Maximum Crystal Motional Resistance  
PHASE/FREQUENCY DETECTOR (PFD)  
PFD Input Frequency  
33.33 MHz  
30  
Ω
100  
45  
50  
MHz  
MHz  
MHz  
ns  
ns  
ns  
Antibacklash pulse width = 1.3 ns, 2.9 ns  
Antibacklash pulse width = 6.0 ns  
Antibacklash pulse width = 1.3 ns, 2.9 ns  
0x017[1:0] = 01b  
0x017[1:0] = 00b; 0x017[1:0] = 11b  
0x017[1:0] = 10b  
Reference Input Clock Doubler Frequency  
Antibacklash Pulse Width  
0.004  
1.3  
2.9  
6.0  
Rev. 0 | Page 4 of 80  
 
 
1234567...80

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