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AD9520-5BCPZ-REEL7

更新时间: 2024-01-30 17:39:58
品牌 Logo 应用领域
亚德诺 - ADI 晶体时钟发生器微控制器和处理器外围集成电路
页数 文件大小 规格书
80页 1517K
描述
12 LVPECL/24 CMOS Output Clock Generator

AD9520-5BCPZ-REEL7 技术参数

是否无铅: 含铅是否Rohs认证: 符合
生命周期:Active零件包装代码:QFN
包装说明:HVQCCN,针数:64
Reach Compliance Code:compliantECCN代码:EAR99
HTS代码:8542.39.00.01风险等级:5.31
JESD-30 代码:S-XQCC-N64JESD-609代码:e3
长度:9 mm湿度敏感等级:3
端子数量:64最高工作温度:85 °C
最低工作温度:-40 °C最大输出时钟频率:250 MHz
封装主体材料:UNSPECIFIED封装代码:HVQCCN
封装形状:SQUARE封装形式:CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度(摄氏度):260主时钟/晶体标称频率:250 MHz
认证状态:Not Qualified座面最大高度:1 mm
最大供电电压:3.465 V最小供电电压:3.135 V
标称供电电压:3.3 V表面贴装:YES
技术:CMOS温度等级:INDUSTRIAL
端子面层:Matte Tin (Sn)端子形式:NO LEAD
端子节距:0.5 mm端子位置:QUAD
处于峰值回流温度下的最长时间:40宽度:9 mm
uPs/uCs/外围集成电路类型:CLOCK GENERATOR, OTHERBase Number Matches:1

AD9520-5BCPZ-REEL7 数据手册

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AD9520-5  
CLOCK OUTPUT ADDITIVE PHASE NOISE (DISTRIBUTION ONLY; VCO DIVIDER NOT USED)  
Table 6.  
Parameter  
Min  
Typ  
Max  
Unit  
Test Conditions/Comments  
CLK-TO-LVPECL ADDITIVE PHASE NOISE  
CLK = 1 GHz, Output = 1 GHz  
Divider = 1  
Distribution section only; does not include the PLL  
Input slew rate > 1 V/ns  
@ 10 Hz Offset  
@ 100 Hz Offset  
@ 1 kHz Offset  
@ 10 kHz Offset  
@ 100 kHz Offset  
@ 1 MHz Offset  
@ 10 MHz Offset  
@ 100 MHz Offset  
CLK = 1 GHz, Output = 200 MHz  
Divider = 5  
−107  
−117  
−127  
−135  
−142  
−145  
−147  
−150  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
Input slew rate > 1 V/ns  
@ 10 Hz Offset  
@ 100 Hz Offset  
@ 1 kHz Offset  
@ 10 kHz Offset  
@ 100 kHz Offset  
@ 1 MHz Offset  
>10 MHz Offset  
−122  
−132  
−143  
−150  
−156  
−157  
−157  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
CLK-TO-CMOS ADDITIVE PHASE NOISE  
CLK = 1 GHz, Output = 250 MHz  
Divider = 4  
Distribution section only; does not include the PLL  
Input slew rate > 1 V/ns  
@ 10 Hz Offset  
@ 100 Hz Offset  
@ 1 kHz Offset  
@ 10 kHz Offset  
@ 100 kHz Offset  
@ 1 MHz Offset  
>10 MHz Offset  
−107  
−119  
−125  
−134  
−144  
−148  
−154  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
CLK = 1 GHz, Output = 50 MHz  
Divider = 20  
Input slew rate > 1 V/ns  
@ 10 Hz Offset  
@ 100 Hz Offset  
@ 1 kHz Offset  
@ 10 kHz Offset  
@ 100 kHz Offset  
@ 1 MHz Offset  
>10 MHz Offset  
−126  
−133  
−140  
−148  
−157  
−160  
−163  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
dBc/Hz  
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