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AD73322EZ

更新时间： 2024-01-18 01:18:32
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亚德诺 - ADI /
页数 文件大小 规格书
43页 389K
描述
Low Cost Low Power CMOS General-Purpose Dual Analog Front End(386.88 k)

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AD73322EZ 技术参数

是否无铅：不含铅是否Rohs认证：符合
生命周期：Obsolete零件包装代码：QFP
包装说明：LQFP,针数：44
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.58
Is Samacsys：NJESD-30 代码：S-PQFP-G44
JESD-609代码：e3长度：14 mm
湿度敏感等级：3功能数量：1
端子数量：44最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：LQFP封装形状：SQUARE
封装形式：FLATPACK, LOW PROFILE峰值回流温度（摄氏度）：260
认证状态：Not Qualified座面最大高度：1.6 mm
标称供电电压：3 V表面贴装：YES
技术：CMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：INDUSTRIAL端子面层：Tin (Sn)
端子形式：GULL WING端子节距：1 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：14 mmBase Number Matches：1

AD73322EZ 数据手册

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AD73322  
Table III. Signal Ranges  
3 V Power Supply  
5 V Power Supply  
5VEN = 0  
5VEN = 0  
5VEN = 1  
2.4 V  
VREFCAP  
VREFOUT  
ADC  
1.2 V ± 10%  
1.2 V ± 10%  
1.2 V  
1.2 V  
2.4 V  
Maximum Input Range  
at VIN  
1.578 V p-p  
1.578 V p-p  
3.156 V p-p  
Nominal Reference Level  
1.0954 V p-p  
1.0954 V p-p  
2.1908 V p-p  
DAC  
Maximum Voltage  
Output Swing  
Single-Ended  
1.578 V p-p  
3.156 V p-p  
1.578 V p-p  
3.156 V p-p  
3.156 V p-p  
6.312 V p-p  
Differential  
Nominal Voltage  
Output Swing  
Single-Ended  
Differential  
Output Bias Voltage  
1.0954 V p-p  
2.1909 V p-p  
VREFOUT  
1.0954 V p-p  
2.1909 V p-p  
VREFOUT  
2.1908 V p-p  
4.3818 V p-p  
VREFOUT  
(AVDD = +3 V ؎ 10%; DVDD = +3 V ؎ 10%; AGND = DGND = 0 V; TA = TMlN to TMAX, unless  
otherwise noted)  
TIMING CHARACTERISTICS  
Limit at  
Parameter  
TA = –40؇C to +85؇C  
Units  
Description  
Clock Signals  
See Figure 1  
t1  
t2  
t3  
61  
24.4  
24.4  
ns min  
ns min  
ns min  
MCLK Period  
MCLK Width High  
MCLK Width Low  
Serial Port  
See Figures 3 and 4  
t4  
t5  
t6  
t7  
t8  
t9  
t10  
t11  
t12  
t13  
t1  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
ns min  
ns min  
ns max  
ns max  
SCLK Period  
SCLK Width High  
SCLK Width Low  
SDI/SDIFS Setup Before SCLK Low  
SDI/SDIFS Hold After SCLK Low  
SDOFS Delay from SCLK High  
SDOFS Hold After SCLK High  
SDO Hold After SCLK High  
SDO Delay from SCLK High  
SCLK Delay from MCLK  
0.4 × t1  
0.4 × t1  
20  
0
10  
10  
10  
10  
30  
Specifications subject to change without notice.  
–8–  
REV. B  
1...567891011...43

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