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AD6624AS/PCB

更新时间： 2024-01-13 21:02:35
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
40页 611K
描述
Four-Channel, 100 MSPS Digital Receive Signal Processor (RSP)

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AD6624AS/PCB 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：FQFP,针数：128
Reach Compliance Code：unknownECCN代码：5A991.B.1
HTS代码：8542.31.00.01风险等级：5.82
JESD-30 代码：R-PQFP-G128长度：20 mm
功能数量：1端子数量：128
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装形状：RECTANGULAR封装形式：FLATPACK, FINE PITCH
认证状态：Not Qualified座面最大高度：3.4 mm
标称供电电压：2.5 V表面贴装：YES
技术：CMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
宽度：14 mmBase Number Matches：1

AD6624AS/PCB 数据手册

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AD6624A  
MICROPROCESSOR PORT TIMING CHARACTERISTICS1, 2  
Test  
AD6624AS  
Typ Max  
Parameter (Conditions)  
Temp  
Level  
Min  
Unit  
MICROPROCESSOR PORT, MODE INM (MODE = 0)  
MODE INM Write Timing:  
tSC  
tHC  
Control3 to ↑CLK Setup Time  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
5.5  
1.0  
8.0  
–0.5  
7.0  
4.0  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Control3 to ↑CLK Hold Time  
tHWR  
tSAM  
tHAM  
tDRDY  
tACC  
WR(RW) to RDY(DTACK) Hold Time  
Address/Data to WR(RW) Setup Time  
Address/Data to RDY(DTACK) Hold Time  
WR(RW) to RDY(DTACK) Delay  
WR(RW) to RDY(DTACK) High Delay  
4 × tCLK 5 × tCLK 9 × tCLK  
MODE INM Read Timing:  
tSC  
tHC  
tSAM  
tHAM  
tDRDY  
tACC  
Control3 to ↑CLK Setup Time  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
4.0  
2.0  
0.0  
7.0  
ns  
ns  
ns  
ns  
ns  
ns  
Control3 to ↑CLK Hold Time  
Address to RD(DS) Setup Time  
Address to Data Hold Time  
RD(DS) to RDY(DTACK) Delay  
RD(DS) to RDY(DTACK) High Delay  
4.0  
8 × tCLK 10 × tCLK 13 × tCLK  
MICROPROCESSOR PORT, MODE MNM (MODE = 1)  
MODE MNM Write Timing:  
tSC  
tHC  
Control3 to ↑CLK Setup Time  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
5.5  
1.0  
8.0  
8.0  
–0.5  
7.0  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Control3 to ↑CLK Hold Time  
tHDS  
tHRW  
tSAM  
tHAM  
tACC  
DS(RD) to DTACK(RDY) Hold Time  
RW(WR) to DTACK(RDY) Hold Time  
Address/Data to RW(WR) Setup Time  
Address/Data to RW(WR) Hold Time  
RW(WR) to DTACK(RDY) Low Delay  
4 × tCLK 5 × tCLK 9 × tCLK  
MODE MNM Read Timing:  
tSC  
tHC  
tSAM  
tHAM  
tZD  
Control3 to ↑CLK Setup Time  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
4.0  
2.0  
0.0  
7.0  
ns  
ns  
ns  
ns  
ns  
ns  
Control3 to ↑CLK Hold Time  
Address to DS(RD) Setup Time  
Address to Data Hold Time  
Data Three-State Delay  
7.0  
tACC  
DS(RD) to DTACK(RDY) Low Delay  
8 × tCLK 10 × tCLK 13 × tCLK  
NOTES  
1All Timing Specifications valid over VDD range of 2.375 V to 2.675 V and VDDIO range of 3.0 V to 3.6 V.  
2CLOAD = 40 pF on all outputs unless otherwise specified.  
3Specification pertains to control signals: RW, (WR), DS, (RD), CS.  
Specifications subject to change without notice.  
REV. 0  
–5–  
12345678...40

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型号 品牌 描述 获取价格 数据表
AD6624S/PCB ADI Four-Channel, 80 MSPS Digital Receive Signal Processor (RSP)

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