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AD6624AS/PCB

更新时间： 2024-01-08 20:33:23
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
40页 611K
描述
Four-Channel, 100 MSPS Digital Receive Signal Processor (RSP)

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AD6624AS/PCB 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：FQFP,针数：128
Reach Compliance Code：unknownECCN代码：5A991.B.1
HTS代码：8542.31.00.01风险等级：5.82
JESD-30 代码：R-PQFP-G128长度：20 mm
功能数量：1端子数量：128
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：FQFP
封装形状：RECTANGULAR封装形式：FLATPACK, FINE PITCH
认证状态：Not Qualified座面最大高度：3.4 mm
标称供电电压：2.5 V表面贴装：YES
技术：CMOS电信集成电路类型：TELECOM CIRCUIT
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.5 mm端子位置：QUAD
宽度：14 mmBase Number Matches：1

AD6624AS/PCB 数据手册

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AD6624A  
GENERAL TIMING CHARACTERISTICS1, 2  
Test  
Level  
AD6624AS  
Typ  
Parameter (Conditions)  
Temp  
Min  
Max  
Unit  
CLK Timing Requirements:  
tCLK  
CLK Period  
Full  
Full  
Full  
I
IV  
IV  
10  
4.5  
4.5  
ns  
ns  
ns  
tCLKL  
tCLKH  
CLK Width Low  
CLK Width High  
0.5 × tCLK  
0.5 × tCLK  
RESET Timing Requirement:  
tRESL RESET Width Low  
Full  
I
30.0  
ns  
Input Wideband Data Timing Requirements:  
tSI  
Input to ↑CLK Setup Time  
Full  
Full  
IV  
IV  
0.8  
2.0  
ns  
ns  
tHI  
Input to ↑CLK Hold Time  
Level Indicator Output Switching Characteristic:  
tDLI  
↑CLK to LI (A–A, B; B–A, B) Output Delay Time  
Full  
IV  
3.8  
12.6  
ns  
SYNC Timing Requirements:  
tSS  
SYNC (A, B, C, D) to ↑CLK Setup Time  
SYNC (A, B, C, D) to ↑CLK Hold Time  
Full  
Full  
IV  
IV  
1.0  
2.0  
ns  
ns  
tHS  
Serial Port Timing Requirements (SBM = 1):  
Switching Characteristics:3  
tDSCLK1  
tDSCLKH  
tDSCLKL  
tDSCLKLL  
tDSDFS  
tDSDFE  
tDSDO  
↑CLK to ↑SCLK Delay (Divide by 1)  
↑CLK to ↑SCLK Delay (For Any Other Divisor)  
↑CLK to ↓SCLK Delay (Divide by 2 or Even #)  
↓CLK to ↓SCLK Delay (Divide by 3 or Odd #)  
↑SCLK to SDFS Delay  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
IV  
3.9  
4.4  
3.25  
3.8  
0.2  
–0.4  
–1.0  
–0.3  
5.4  
13.4  
14.0  
6.7  
6.9  
5.3  
+4.7  
+4.0  
+4.6  
17.6  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
↑SCLK to SDFE Delay  
↑SCLK to SDO Delay  
↑SCLK to DR Delay  
tDSDR  
tDDR  
↑CLK to DR Delay  
Input Characteristics:  
tSSI  
SDI to ↓SCLK Setup Time  
Full  
Full  
IV  
IV  
2.4  
3.0  
ns  
ns  
tHSI  
SDI to ↓SCLK Hold Time  
Serial Port Timing Requirements (SBM = 0):  
Switching Characteristics:3  
tSCLK  
SCLK Period  
Full  
Full  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
IV  
IV  
16  
ns  
ns  
ns  
ns  
ns  
ns  
tSCLKL  
tSCLKH  
tDSDFE  
tDSDO  
tDSDR  
SCLK Low Time (When SDIV = 1, Divide by 1)  
SCLK High Time (When SDIV = 1, Divide by 1)  
↑SCLK to SDFE Delay  
5.0  
5.0  
3.8  
3.7  
3.9  
15.4  
15.2  
15.9  
↑SCLK to SDO Delay  
↑SCLK to DR Delay  
Input Characteristics:  
tSSF  
tHSF  
tSSI  
SDFS to ↑SCLK Setup Time  
Full  
Full  
Full  
Full  
IV  
IV  
IV  
IV  
1.9  
0.7  
2.4  
2.0  
ns  
ns  
ns  
ns  
SDFS to ↑SCLK Hold Time  
SDI to ↓SCLK Setup Time  
SDI to ↓SCLK Hold Time  
tHSI  
NOTES  
1All Timing Specifications valid over VDD range of 2.375 V to 2.675 V and VDDIO range of 3.0 V to 3.6 V.  
2CLOAD = 40 pF on all outputs unless otherwise specified.  
3The timing parameters for SCLK, SDFS, SDFE, SDO, SDI, and DR apply to all four channels (0, 1, 2, and 3). The slave serial port’s (SCLK) operating frequency is  
limited to 62.5 MHz.  
Specifications subject to change without notice.  
–4–  
REV. 0  
1234567...40

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型号 品牌 描述 获取价格 数据表
AD6624S/PCB ADI Four-Channel, 80 MSPS Digital Receive Signal Processor (RSP)

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