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AD5372

更新时间： 2024-01-23 12:31:55
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
25页 301K
描述
32-Channel, 16/14, Serial Input, Voltage-Output DACs

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AD5372 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP,针数：64
Reach Compliance Code：unknown风险等级：5.77
最大模拟输出电压：15.1 V最小模拟输出电压：-3.1 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-PQFP-G64
JESD-609代码：e3长度：10 mm
最大线性误差 (EL)：0.0061%湿度敏感等级：3
标称负供电电压：-15 V位数：16
功能数量：1端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260认证状态：COMMERCIAL
座面最大高度：1.6 mm标称安定时间 (tstl)：20 µs
标称供电电压：15 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：10 mmBase Number Matches：1

AD5372 数据手册

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AD5372/AD5373  
Preliminary Technical Data  
TIMING CHARACTERISTICS  
DVCC = 2.3 V to 5.5 V; VDD = 8 V to 16.5 V; VSS = −4.5 V to −16.5 V; VREF = 3 V; AGND = DGND = SIGGND = 0 V;  
RL = Open Circuit; Gain (m), Offset(c) and DAC Offset registers at default value; all specifications TMIN to TMAX, unless otherwise noted.  
SPI INTERFACE (Figure 4 and Figure 5)  
Parameter1, 2, 3  
Limit at TMIN, TMAX  
Unit  
Description  
t1  
t2  
t3  
t4  
t5  
t6  
t7  
t8  
20  
8
8
11  
20  
10  
5
5
42  
1.25  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns min  
ns max  
µs max  
SCLK Cycle Time.  
SCLK High Time.  
SCLK Low Time.  
SYNC Falling Edge to SCLK Falling Edge Setup Time.  
Minimum SYNC High Time.  
24th SCLK Falling Edge to SYNC Rising Edge.  
Data Setup Time.  
Data Hold Time.  
SYNC Rising Edge to BUSY Falling Edge.  
3
t9  
t10  
Pulse Width Low (Single-Channel Update.) See Table 7.  
BUSY  
t11  
t12  
t13  
t14  
500  
20  
10  
3
ns max  
ns min  
ns min  
Single-Channel Update Cycle Time  
24th SCLK Falling Edge to LDAC Falling Edge.  
LDAC Pulse Width Low.  
BUSY Rising Edge to DAC Output Response Time.  
µs max  
ns min  
µs max  
t15  
t16  
0
3
BUSY Rising Edge to LDAC Falling Edge.  
LDAC Falling Edge to DAC Output Response Time.  
t17  
t18  
t19  
t20  
20/30  
125  
µs typ/max DAC Output Settling Time.  
ns max  
ns min  
µs max  
ns min  
ns max  
CLR/RESET Pulse Activation Time.  
RESET Pulse Width Low.  
330  
400  
RESET Time Indicated by BUSY Low.  
Minimum SYNC High Time in Readback Mode.  
SCLK Rising Edge to SDO Valid.  
t21  
270  
25  
5
t22  
1 Guaranteed by design and characterization, not production tested.  
2 All input signals are specified with tr = tf = 2 ns (10ꢀ to 90ꢀ of VCC) and timed from a voltage level of 1.2 V.  
3 See Figure 4 and Figure 5.  
4 This is measured with the load circuit of Figure 2.  
5 This is measured with the load circuit of Figure 3.  
V
CC  
I
200µA  
OL  
R
2.2kΩ  
L
TO  
OUTPUT  
PIN  
V
(min) - V  
2
(max)  
OL  
OH  
TO  
OUTPUT  
PIN  
C
L
50pF  
V
OL  
50pF  
C
I
L
200µA  
OL  
BUSY  
Figure 2. Load Circuit for  
Timing Diagram  
Figure 3. Load Circuit for SDO Timing Diagram  
Rev. PrF| Page 6 of 25  
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