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AD5372

更新时间： 2024-01-03 06:53:25
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
25页 301K
描述
32-Channel, 16/14, Serial Input, Voltage-Output DACs

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AD5372 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：QFP
包装说明：LFQFP,针数：64
Reach Compliance Code：unknown风险等级：5.77
最大模拟输出电压：15.1 V最小模拟输出电压：-3.1 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：SERIALJESD-30 代码：S-PQFP-G64
JESD-609代码：e3长度：10 mm
最大线性误差 (EL)：0.0061%湿度敏感等级：3
标称负供电电压：-15 V位数：16
功能数量：1端子数量：64
最高工作温度：85 °C最低工作温度：-40 °C
封装主体材料：PLASTIC/EPOXY封装代码：LFQFP
封装形状：SQUARE封装形式：FLATPACK, LOW PROFILE, FINE PITCH
峰值回流温度（摄氏度）：260认证状态：COMMERCIAL
座面最大高度：1.6 mm标称安定时间 (tstl)：20 µs
标称供电电压：15 V表面贴装：YES
温度等级：INDUSTRIAL端子面层：MATTE TIN
端子形式：GULL WING端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：40
宽度：10 mmBase Number Matches：1

AD5372 数据手册

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Preliminary Technical Data  
AD5372/AD5373  
Parameter  
AD53721  
B Version  
AD53731  
B Version  
Unit  
Test Conditions/Comments2  
POWER REQUIREMENTS  
DVCC  
VDD  
2.3/5.5  
8/16.5  
2.3/5.5  
8/16.5  
V min/max  
V min/max  
VSS  
−4.5/−16.5 −4.5/−16.5 V min/max  
Power Supply Sensitivity2  
∆ Full Scale/∆ VDD  
∆ Full Scale/∆ VSS  
∆ Full Scale/∆ VCC  
DICC  
−75  
−75  
−90  
2
14  
14  
−75  
−75  
−90  
2
14  
14  
dB typ  
dB typ  
dB typ  
mA max  
mA max  
mA max  
VCC = 5.5 V, VIH = VCC, VIL = GND.  
Outputs unloaded.  
Outputs unloaded.  
IDD  
ISS  
Power Dissipation  
Power Dissipation Unloaded (P)  
Junction Temperature3  
350  
130  
350  
130  
mW  
°C max  
TJ = TA + PTOTAL × θJ.  
1 Temperature range for B Version: −40°C to +85°C. Typical specifications are at 25°C.  
2 Guaranteed by design and characterization, not production tested.  
3 Where θJ represents the package thermal impedance.  
AC CHARACTERISTICS  
DVCC = 2.5 V; VDD = 15 V; VSS = −15 V; VREF = 3 V; AGND = DGND = SIGGND = 0 V; CL = 200pF; RL = 10 kΩ;  
Gain (m), Offset(c) and DAC Offset registers at default value; all specifications TMIN to TMAX, unless otherwise noted.  
Table 3. AC Characteristics  
Parameter  
AD5372/  
AD5373  
Unit  
Test Conditions/Comments  
DYNAMIC PERFORMANCE1  
Output Voltage Settling Time  
20  
30  
1
20  
10  
100  
40  
10  
0.1  
1
µs typ  
µs max  
Full-scale change  
DAC latch contents alternately loaded with all 0s and all 1s.  
Slew Rate  
V/µs typ  
nV-s typ  
mV max  
dB typ  
nV-s typ  
nV-s typ  
nV-s typ  
nV-s typ  
nV/(Hz)1/2 typ  
Digital-to-Analog Glitch Energy  
Glitch Impulse Peak Amplitude  
Channel-to-Channel Isolation  
DAC-to-DAC Crosstalk  
VREF(+) = 2 V p-p, 1 kHz.  
Between DACs in the same group.  
Between DACs from different groups.  
Digital Crosstalk  
Digital Feedthrough  
Effect of input bus activity on DAC output under test.  
VREF = 0 V.  
Output Noise Spectral Density @ 10 kHz  
250  
1Guaranteed by design and characterization. Not production tested  
Rev. PrF | Page 5 of 25  
12345678...25

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