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AD5336

更新时间： 2024-02-15 10:03:22
品牌 Logo 应用领域
亚德诺 - ADI /
页数 文件大小 规格书
20页 352K
描述
2.5 V to 5.5 V, 115 uA, Parallel Interface Single Voltage-Output 8-/10-/12-Bit DACs

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AD5336 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP-28针数：24
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.44
最大模拟输出电压：2.999 V最小模拟输出电压：0.001 V
转换器类型：D/A CONVERTER输入位码：BINARY
输入格式：PARALLEL, 8 BITSJESD-30 代码：R-PDSO-G24
JESD-609代码：e3长度：9.7 mm
最大线性误差 (EL)：0.3906%湿度敏感等级：1
位数：10功能数量：4
端子数量：24最高工作温度：105 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：TSSOP封装等效代码：TSSOP28,.25
封装形状：RECTANGULAR封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH
峰值回流温度（摄氏度）：260电源：2.5/5.5 V
认证状态：Not Qualified座面最大高度：1.2 mm
最大稳定时间：9 µs标称安定时间 (tstl)：7 µs
子类别：Other Converters最大压摆率：0.9 mA
标称供电电压：3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Matte Tin (Sn)端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：40宽度：4.4 mm

AD5336 数据手册

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AD5330/AD5331/AD5340/AD5341  
AD5341 PIN CONFIGURATION  
AD5341 FUNCTIONAL BLOCK DIAGRAM  
V
V
DD  
REF  
1
2
20  
19  
18  
DB  
HBEN  
BUF  
7
BUF  
POWER-ON  
RESET  
AD5341  
DB  
DB  
6
5
GAIN  
V
3
REF  
DB  
7
.
.
HIGH BYTE  
REGISTER  
4
17 DB  
V
DAC  
REGISTER  
4
DB  
OUT  
0
12-BIT  
5
16 DB  
GND  
CS  
3
AD5341  
INTER-  
FACE  
LOGIC  
HBEN  
CS  
TOP VIEW  
6
15  
DB  
LOW BYTE  
REGISTER  
2
12-BIT  
DAC  
(Not to Scale)  
BUFFER  
V
OUT  
7
14 DB  
WR  
1
WR  
8
13 DB  
GAIN  
CLR  
LDAC  
0
RESET  
9
12  
11  
CLR  
LDAC  
V
DD  
POWER-DOWN  
LOGIC  
10  
PD  
GND  
PD  
AD5341 PIN FUNCTION DESCRIPTIONS  
Pin  
No.  
Mnemonic  
Function  
1
HBEN  
High Byte Enable Pin. This pin is used when writing to the device to determine if data is written  
to the high byte register or the low byte register.  
2
3
4
5
6
7
8
9
BUF  
VREF  
VOUT  
GND  
CS  
Buffer Control Pin. This pin controls whether the reference input to the DAC is buffered or unbuffered.  
Reference Input.  
Output of DAC. Buffered output with rail-to-rail operation.  
Ground reference point for all circuitry on the part.  
Active low Chip Select Input. This is used in conjunction with WR to write data to the parallel interface.  
Active Low Write Input. This is used in conjunction with CS to write data to the parallel interface.  
Gain Control Pin. This controls whether the output range from the DAC is 0–VREF or 0–2 VREF.  
Asynchronous active low control input that clears all input registers and DAC registers to zero.  
Active low control input that updates the DAC registers with the contents of the input registers.  
Power-Down Pin. This active low control pin puts the DAC into power-down mode.  
WR  
GAIN  
CLR  
LDAC  
PD  
10  
11  
12  
VDD  
Power Supply Input. These parts can operate from 2.5 V to 5.5 V and the supply should be decoupled  
with a 10 µF capacitor in parallel with a 0.1 µF capacitor to GND.  
13–20  
DB0–DB7  
Eight Parallel Data Inputs. DB7 is the MSB of these eight bits.  
–8–  
REV. 0  
1...567891011...20

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