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A43E16161G-75UF

更新时间： 2024-02-21 02:02:05

品牌	Logo	应用领域
联笙电子 - AMICC		时钟动态存储器内存集成电路
页数	文件大小	规格书
48页	557K
描述
Synchronous DRAM, 2MX16, 6ns, CMOS, PBGA54

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A43E16161G-75UF 技术参数

是否Rohs认证：	符合	生命周期：	Contact Manufacturer
包装说明：	FBGA, BGA54,9X9,32	Reach Compliance Code：	unknown
风险等级：	5.75	最长访问时间：	6 ns
最大时钟频率 (fCLK)：	133 MHz	I/O 类型：	COMMON
交错的突发长度：	1,2,4,8	JESD-30 代码：	S-PBGA-B54
内存密度：	33554432 bit	内存集成电路类型：	SYNCHRONOUS DRAM
内存宽度：	16	端子数量：	54
字数：	2097152 words	字数代码：	2000000
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	2MX16	输出特性：	3-STATE
封装主体材料：	PLASTIC/EPOXY	封装代码：	FBGA
封装等效代码：	BGA54,9X9,32	封装形状：	SQUARE
封装形式：	GRID ARRAY, FINE PITCH	电源：	1.8 V
认证状态：	Not Qualified	刷新周期：	4096
连续突发长度：	1,2,4,8,FP	最大待机电流：	0.00001 A
子类别：	DRAMs	最大压摆率：	0.06 mA
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子形式：	BALL	端子节距：	0.8 mm
端子位置：	BOTTOM	Base Number Matches：	1

A43E16161G-75UF 数据手册

A43E16161

Preliminary

1M X 16 Bit X 2 Banks Low Power Synchronous DRAM

Features

Low power supply

Self refresh with programmable refresh period through

- VDD: 1.8V VDDQ : 1.8V

EMRS cycle

LVCMOS compatible with multiplexed address

Programmable Power Reduction Feature by partial

array activation during Self-refresh through EMRS

cycle

Two banks / Pulse RAS

MRS cycle with address key programs

- CAS Latency (2 & 3)

- Burst Length (1,2,4,8 & full page)

- Burst Type (Sequential & Interleave)

All inputs are sampled at the positive going edge of the

system clock

Auto TCSR

Industrial operating temperature range: -40ºC to +85ºC

for -U series.

Available in 54 Balls CSP (8mm X 8mm) and 54-pin

TSOP(II) packages

Package is available to lead free (-F series)

All Pb-free (Lead-free) products are RoHS compliant

Deep Power Down Mode

DQM for masking

Auto & self refresh

64ms refresh period (4K cycle)

Clock Frequency (max) : 105MHz @ CL=3 (-95)

133MHz @ CL=3 (-75)

General Description

The A43E16161 is 33,554,432 bits Low Power

synchronous high data rate Dynamic RAM organized as 2

X 1,048,576 words by 16 bits, fabricated with AMIC’s high

performance CMOS technology. Synchronous design

allows precise cycle control with the use of system clock.

I/O transactions are possible on every clock cycle. Range

of operating frequencies, programmable latencies allows

the same device to be useful for a variety of high

bandwidth,

high

performance

memory

system

applications.

Pin Configuration

54 Balls CSP (8 mm x 8 mm)

Top View

54 Ball (6X9) CSP

VSS

DQ15

DQ13

DQ11

DQ9

VSSQ

VDDQ

VSSQ

VDDQ

VSS

VDDQ

VSSQ

VDDQ

VSSQ

VDD

DQ0

DQ2

VDD

DQ1

DQ3

DQ5

DQ7

DQ14

DQ12

DQ10

DQ8

DQ4

DQ6

LDQM

UDQM

CLK

CKE

CAS

RAS

A10

VDD

VSS

PRELIMINARY

(February, 2008, Version 0.3)

AMIC Technology, Corp.

123 4 5 6 7...48

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型号	品牌	描述	获取价格	数据表
A43E16161G-95F	AMICC	Synchronous DRAM, 2MX16, 7ns, CMOS, PBGA54	获取价格
A43E16161G-95UF	AMICC	Synchronous DRAM, 2MX16, 7ns, CMOS, PBGA54	获取价格
A43E16161V	AMICC	1M X 16 Bit X 2 Banks Low Power Synchronous DRAM	获取价格
A43E16161V-75F	AMICC	1M X 16 Bit X 2 Banks Low Power Synchronous DRAM	获取价格
A43E16161V-75UF	AMICC	1M X 16 Bit X 2 Banks Low Power Synchronous DRAM	获取价格
A43E16161V-95F	AMICC	1M X 16 Bit X 2 Banks Low Power Synchronous DRAM	获取价格

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