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9ZXL0831

更新时间： 2024-01-24 00:09:18
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艾迪悌 - IDT 输出元件
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18页 347K
描述
8-OUTPUT

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9ZXL0831 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：VFQFPN
包装说明：HVQCCN,针数：48
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：1.71
系列：9ZXL输入调节：DIFFERENTIAL MUX
JESD-30 代码：S-XQCC-N48JESD-609代码：e3
长度：6 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：3功能数量：1
反相输出次数：端子数量：48
实输出次数：16最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260Same Edge Skew-Max（tskwd）：0.065 ns
座面最大高度：1 mm最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn)端子形式：NO LEAD
端子节距：0.4 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：6 mm
Base Number Matches：1

9ZXL0831 数据手册

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9ZXL0831  
8-OUTPUT DB800ZL  
Pin Descriptions  
PIN #  
PIN NAME  
TYPE  
DESCRIPTION  
3.3V Input notifies device to sample latched inputs and start up on first high  
1
CKPWRGD_PD#  
IN assertion, or exit Power Down Mode on subsequent assertions. Low enters  
Power Down Mode.  
GND Ground pin.  
2
3
GND  
3.3V power for differential input clock (receiver). This VDD should be  
VDDR  
PWR  
treated as an analog power rail and filtered appropriately.  
4
5
6
7
DIF_IN  
IN 0.7 V Differential True input  
DIF_IN#  
SMBDAT  
SMBCLK  
IN 0.7 V Differential Complementary Input  
I/O Data pin of SMBUS circuitry, 5V tolerant  
IN Clock pin of SMBUS circuitry, 5V tolerant  
Complementary half of differential feedback output, provides feedback  
signal to the PLL for synchronization with input clock to eliminate phase  
error. This pin should NOT be connected on the circuit board, the feedback  
is internal to the package.  
True half of differential feedback output, provides feedback signal to the  
PLL for synchronization with the input clock to eliminate phase error. This  
pin should NOT be connected on the circuit board, the feedback is internal  
8
9
DFB_OUT_NC#  
DFB_OUT_NC  
OUT  
OUT  
to the package.  
10 VDD  
PWR Power supply, nominal 3.3V  
Active low input for enabling DIF pair 0. This pin has an internal pull-down.  
1 =disable outputs, 0 = enable outputs  
11 vOE0#  
IN  
12 NC  
N/A No Connection.  
13 DIF_0  
14 DIF_0#  
15 VDD  
OUT 0.7V differential true clock output  
OUT 0.7V differential Complementary clock output  
PWR Power supply, nominal 3.3V  
16 DIF_1  
17 DIF_1#  
OUT 0.7V differential true clock output  
OUT 0.7V differential Complementary clock output  
Active low input for enabling DIF pair 1. This pin has an internal pull-down.  
1 =disable outputs, 0 = enable outputs  
18 vOE1#  
IN  
19 VDD  
20 NC  
PWR Power supply, nominal 3.3V  
N/A No Connection.  
21 DIF_2  
22 DIF_2#  
OUT 0.7V differential true clock output  
OUT 0.7V differential Complementary clock output  
Active low input for enabling DIF pair 2. This pin has an internal pull-down.  
1 =disable outputs, 0 = enable outputs  
23 vOE2#  
24 vOE3#  
IN  
Active low input for enabling DIF pair 3. This pin has an internal pull-down.  
1 =disable outputs, 0 = enable outputs  
IN  
25 DIF_3  
26 DIF_3#  
27 VDD  
OUT 0.7V differential true clock output  
OUT 0.7V differential Complementary clock output  
PWR Power supply, nominal 3.3V  
28 DIF_4  
29 DIF_4#  
OUT 0.7V differential true clock output  
OUT 0.7V differential Complementary clock output  
Active low input for enabling DIF pair 4. This pin has an internal pull-down.  
1 =disable outputs, 0 = enable outputs  
30 vOE4#  
31 vOE5#  
IN  
Active low input for enabling DIF pair 5. This pin has an internal pull-down.  
1 =disable outputs, 0 = enable outputs  
IN  
IDT® 8-OUTPUT DB800ZL  
3
9ZXL0831  
REV E 081616  
1234567...18

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