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9FGP205AKLFT

更新时间： 2024-02-04 00:26:23
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艾迪悌 - IDT /
页数 文件大小 规格书
18页 257K
描述
Frequency Timing Generator for Peripherals

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9FGP205AKLFT 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Transferred零件包装代码：VFQFPN
包装说明：HVQCCN, LCC40,.24SQ,20针数：40
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：4.51
Samacsys Description：VFQFP-N 6.0 X 6.0 X 0.9 MM - NO LEADJESD-30 代码：S-PQCC-N40
JESD-609代码：e3长度：6 mm
湿度敏感等级：3端子数量：40
最高工作温度：70 °C最低工作温度：
最大输出时钟频率：400 MHz封装主体材料：PLASTIC/EPOXY
封装代码：HVQCCN封装等效代码：LCC40,.24SQ,20
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：260电源：3.3 V
主时钟/晶体标称频率：25 MHz认证状态：Not Qualified
座面最大高度：1 mm子类别：Clock Generators
最大压摆率：225 mA最大供电电压：3.465 V
最小供电电压：3.135 V标称供电电压：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
宽度：6 mmuPs/uCs/外围集成电路类型：CLOCK GENERATOR, PROCESSOR SPECIFIC

9FGP205AKLFT 数据手册

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9FGP205  
Advance Information  
Frequency Timing Generator for Peripherals  
SMBus Table: DOT PLL VCO Frequency Control Register  
Byte 15  
Bit 7  
Bit 6  
Bit 5  
Bit 4  
Bit 3  
Bit 2  
Bit 1  
Bit 0  
Pin #  
Name  
N Div8  
N Div9  
M Div5  
M Div4  
M Div3  
M Div2  
M Div1  
M Div0  
Control Function  
N Divider Prog bit 8  
N Divider Prog bit 9  
Type  
RW  
RW  
RW  
RW  
RW  
RW  
RW  
RW  
0
1
PWD  
X
X
X
X
X
X
X
X
-
-
-
-
-
-
-
-
The decimal representation  
of M and N Divier in Byte 17  
and 18 will configure the  
VCO frequency. Default at  
power up = Byte 0 Rom  
table. VCO Frequency = 25  
x [NDiv(9:0)+8] /  
M Divider Programming bits  
[MDiv(5:0)+2]  
SMBus Table: DOT PLL VCO Frequency Control Register  
Byte 16  
Bit 7  
Bit 6  
Bit 5  
Bit 4  
Bit 3  
Bit 2  
Bit 1  
Bit 0  
Pin #  
Name  
N Div7  
N Div6  
N Div5  
N Div4  
N Div3  
N Div2  
N Div1  
N Div0  
Control Function  
Type  
RW  
RW  
RW  
RW  
RW  
RW  
RW  
RW  
0
1
PWD  
X
X
X
X
X
X
X
X
-
-
-
-
-
-
-
-
The decimal representation  
of M and N Divier in Byte 17  
and 18 will configure the  
VCO frequency. Default at  
power up = Byte 0 Rom  
table. VCO Frequency = 25  
x [NDiv(9:0)+8] /  
N Divider Programming b(7:0)  
[MDiv(5:0)+2]  
SMBus Table: DOT PLL Spread Spectrum Control Register  
Byte 17  
Bit 7  
Bit 6  
Bit 5  
Bit 4  
Bit 3  
Bit 2  
Bit 1  
Bit 0  
Pin #  
Name  
SSP7  
SSP6  
SSP5  
SSP4  
SSP3  
SSP2  
SSP1  
SSP0  
Control Function  
Type  
RW  
RW  
RW  
RW  
RW  
RW  
RW  
RW  
0
1
PWD  
X
X
X
X
X
X
X
X
-
-
-
-
-
-
-
-
These Spread Spectrum bits  
in Byte 19 and 20 will  
program the spread  
Spread Spectrum Programming  
b(7:0)  
pecentage. It is  
recommended to use ICS  
Spread % table for spread  
programming.  
SMBus Table: DOT PLL Spread Spectrum Control Register  
Byte 18  
Bit 7  
Bit 6  
Bit 5  
Bit 4  
Bit 3  
Bit 2  
Bit 1  
Bit 0  
Pin #  
Name  
Control Function  
Reserved  
Type  
0
1
PWD  
0
X
X
X
X
X
X
X
-
-
-
-
-
-
-
SSP14  
SSP13  
SSP12  
SSP11  
SSP10  
SSP9  
RW  
RW  
RW  
RW  
RW  
RW  
RW  
These Spread Spectrum bits  
in Byte 19 and 20 will  
program the spread  
Spread Spectrum Programming  
b(14:8)  
pecentage. It is  
recommended to use ICS  
Spread % table for spread  
programming.  
SSP8  
Bytes 19:21 are reserved.  
IDT® Frequency Timing Generator for Peripherals  
1664—05/14/10  
16  
1...131415161718

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