5秒后页面跳转
捷配首页

Datasheet > 逻辑 > 时钟驱动器> 9DB423BGLF
9DB423BGLF PDF预览

9DB423BGLF

更新时间： 2024-02-04 22:28:49
品牌 Logo 应用领域
艾迪悌 - IDT 时钟驱动器逻辑集成电路光电二极管PC
页数 文件大小 规格书
19页 282K
描述
Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

阅读下载

获取价格

9DB423BGLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP-28针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.82
系列：9DB输入调节：DIFFERENTIAL MUX
JESD-30 代码：R-PDSO-G28JESD-609代码：e3
长度：9.7 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：28
实输出次数：4最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP28,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：1.2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
Base Number Matches：1

9DB423BGLF 数据手册

 浏览型号9DB423BGLF的Datasheet PDF文件第2页浏览型号9DB423BGLF的Datasheet PDF文件第3页浏览型号9DB423BGLF的Datasheet PDF文件第4页浏览型号9DB423BGLF的Datasheet PDF文件第6页浏览型号9DB423BGLF的Datasheet PDF文件第7页浏览型号9DB423BGLF的Datasheet PDF文件第8页 
9DB423B  
Four Output Differential Buffer for PCIe for Gen 1, Gen 2 and QPI  
Absolute Max  
Symbol  
VDD_A  
VDD_In  
VIL  
Parameter  
Min  
Max  
4.6  
4.6  
Units  
3.3V Core Supply Voltage  
3.3V Logic Supply Voltage  
Input Low Voltage  
V
V
V
GND-0.5  
VIH  
Input High Voltage  
VDD+0.5V  
V
Ts  
Tambient  
Tcase  
Storage Temperature  
Ambient Operating Temp  
Case Temperature  
-65  
0
150  
70  
115  
°C  
°C  
°C  
Input ESD protection  
human body model  
ESD prot  
2000  
V
Electrical Characteristics - Input/Supply/Common Output Parameters  
TA = 0 - 70°C; Supply Voltage VDD = 3.3 V +/-5%  
PARAMETER  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS NOTES  
Input High Voltage  
Input Low Voltage  
Input High Current  
VIH  
VIL  
3.3 V +/-5%  
3.3 V +/-5%  
2
GND - 0.3  
-5  
VDD + 0.3  
V
V
1
1
1
1
1
0.8  
5
IIH  
VIN = VDD  
uA  
uA  
uA  
IIL1  
VIN = 0 V; Inputs with no pull-up resistors  
VIN = 0 V; Inputs with pull-up resistors  
-5  
Input Low Current  
IIL2  
-200  
Operating Supply Current  
Powerdown Current  
IDD3.3OP  
Full Active, CL = Full load;  
all diff pairs driven  
all differential pairs tri-stated  
PCIe Mode (Bypass/133/100= 1)  
200  
60  
6
mA  
mA  
mA  
1
1
1
1
IDD3.3PD  
FiPLL  
FiPLL  
50  
67  
33  
100.00  
133.33  
110  
MHz  
Input Frequency  
QPI Mode (Bypass/133/100= M)  
Bypass Mode (Bypass/133/100= 0)  
140  
400  
7
MHz  
MHz  
nH  
1
1
1
1
FiBYPASS  
Lpin  
Pin Inductance  
Capacitance  
CIN  
Logic Inputs, except SRC_IN  
1.5  
1.5  
5
pF  
CINSRC_IN  
COUT  
SRC_IN differential clock inputs  
Output pin capacitance  
2.7  
6
pF  
pF  
1,4  
1
-3dB point in High BW Mode  
-3dB point in Low BW Mode  
Peak Pass band Gain  
2
0.7  
3
1
1.5  
4
1.4  
2
MHz  
MHz  
dB  
1
1
1
PLL Bandwidth  
PLL Jitter Peaking  
Clk Stabilization  
BW  
tJPEAK  
TSTAB  
From VDD Power-Up and after input clock  
stabilization or de-assertion of PD# to 1st clock  
Allowable Frequency  
1
33  
3
ms  
kHz  
cycles  
ns  
1,2  
1
Input SS Modulation  
Frequency  
fMODIN  
tLATOE#  
tDRVSTP  
tDRVPD  
30  
1
(Triangular Modulation)  
DIF start after OE# assertion  
DIF stop after OE# deassertion  
DIF output enable after  
OE# Latency  
Tdrive_DIF_Stop#  
Tdrive_PD#  
1,3  
1,3  
1,3  
10  
300  
DIF_Stop# de-assertion  
DIF output enable after  
us  
PD# de-assertion  
Tfall  
Trise  
tF  
tR  
Fall time of PD# and DIF_Stop#  
5
ns  
ns  
V
1
2
1
1
1
Rise time of PD# and DIF_Stop#  
Maximum input voltage  
@ IPULLUP  
5
SMBus Voltage  
Low-level Output Voltage  
VMAX  
VOL  
5.5  
0.4  
V
Current sinking at VOL  
SCLK/SDATA  
Clock/Data Rise Time  
SCLK/SDATA  
IPULLUP  
4
mA  
(Max VIL - 0.15) to  
(Min VIH + 0.15)  
(Min VIH + 0.15) to  
tRSMB  
1000  
ns  
1
tFSMB  
300  
100  
ns  
1
Clock/Data Fall Time  
SMBus Operating Frequency  
(Max VIL - 0.15)  
Maximum SMBus operating frequency  
fMAXSMB  
kHz  
1,5  
1Guaranteed by design and characterization, not 100% tested in production.  
2See timing diagrams for timing requirements.  
3Time from deassertion until outputs are >200 mV  
4SRC_IN input  
5The differential input clock must be running for the SMBus to be active  
IDT® Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI  
1437B - 02/04/10  
5
12345678...19

下载PDF

与9DB423BGLF相关器件

型号 品牌 描述 获取价格 数据表
9DB423BGLFT IDT Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

获取价格
9DB433 RENESAS 4-output 3.3 V PCIe Gen1-2-3 Zero Delay / Fanout Buffer

获取价格
9DB433AFLIFT IDT PLL Based Clock Driver, 9DB Series, 4 True Output(s), 0 Inverted Output(s), PDSO28, 0.209

获取价格
9DB633 IDT Six Output Differential Buffer for PCIe Gen3

获取价格
9DB633 RENESAS 6-output 3.3 V PCIe Gen1-2-3 Zero Delay / Fanout Buffer

获取价格
9DB633AFILF IDT Six Output Differential Buffer for PCIe Gen3

获取价格

与9DB423BGLF相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证