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9DB423BGLF

更新时间： 2024-02-09 22:30:58
品牌 Logo 应用领域
艾迪悌 - IDT 时钟驱动器逻辑集成电路光电二极管PC
页数 文件大小 规格书
19页 282K
描述
Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI

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9DB423BGLF 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Obsolete零件包装代码：TSSOP
包装说明：TSSOP-28针数：28
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.39.00.01风险等级：5.82
系列：9DB输入调节：DIFFERENTIAL MUX
JESD-30 代码：R-PDSO-G28JESD-609代码：e3
长度：9.7 mm逻辑集成电路类型：PLL BASED CLOCK DRIVER
湿度敏感等级：1功能数量：1
反相输出次数：端子数量：28
实输出次数：4最高工作温度：70 °C
最低工作温度：输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP28,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH峰值回流温度（摄氏度）：260
电源：3.3 V认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns座面最大高度：1.2 mm
子类别：Clock Drivers最大供电电压 (Vsup)：3.465 V
最小供电电压 (Vsup)：3.135 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.65 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4.4 mm
Base Number Matches：1

9DB423BGLF 数据手册

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9DB423B  
Four Output Differential Buffer for PCIe for Gen 1, Gen 2 and QPI  
Pin Description for OE_INV = 1  
PIN #  
PIN NAME  
VDD  
SRC_IN  
SRC_IN#  
GND  
VDD  
DIF_1  
DIF_1#  
PIN TYPE  
PWR  
IN  
DESCRIPTION  
1
2
3
4
5
6
7
Power supply, nominal 3.3V  
0.7 V Differential SRC TRUE input  
0.7 V Differential SRC COMPLEMENTARY input  
Ground pin.  
IN  
PWR  
PWR  
OUT  
OUT  
Power supply, nominal 3.3V  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Active low input for enabling DIF pair 1.  
1 = tri-state outputs, 0 = enable outputs  
8
OE1#  
IN  
9
10  
11  
DIF_2  
DIF_2#  
VDD  
OUT  
OUT  
PWR  
0.7V differential true clock output  
0.7V differential Complementary clock output  
Power supply, nominal 3.3V  
Input to select Bypass(fan-out), QPI PLL (133MHz) or PCIe PLL (100MHz) mode  
0 = Bypass mode, M= QPI, 1= PCIe PLL mode  
Clock pin of SMBus circuitry, 5V tolerant.  
Data pin for SMBus circuitry, 3.3V tolerant.  
Asynchronous active low input pin used to power down the device. The internal  
clocks are disabled and the VCOand the crystal osc. (if any) are stopped.  
Active High input to stop differential output clocks.  
3.3V input for selecting PLL Band Width  
12  
BYPASS#_133_100  
IN  
13  
14  
SCLK  
SDATA  
IN  
I/O  
15  
16  
17  
PD#  
IN  
IN  
IN  
DIF_STOP  
HIGH_BW#  
0 = High, 1= Low  
18  
19  
20  
VDD  
DIF_5#  
DIF_5  
PWR  
OUT  
OUT  
Power supply, nominal 3.3V  
0.7V differential Complementary clock output  
0.7V differential true clock output  
Active low input for enabling DIF pair 6.  
1 = tri-state outputs, 0 = enable outputs  
21  
OE6#  
IN  
22  
23  
24  
DIF_6#  
DIF_6  
VDD  
OUT  
OUT  
PWR  
0.7V differential Complementary clock output  
0.7V differential true clock output  
Power supply, nominal 3.3V  
This latched input selects the polarity of the OE pins.  
0 = OE pins active high, 1 = OE pins active low (OE#)  
This pin establishes the reference current for the differential current-mode output  
pairs. This pin requires a fixed precision resistor tied to ground in order to establish  
the appropriate current. 475 ohms is the standard value.  
Ground pin for the PLL core.  
25  
OE_INV  
IN  
26  
IREF  
OUT  
27  
28  
GNDA  
VDDA  
PWR  
PWR  
3.3V power for the PLL core.  
IDT® Four Output Differential Buffer for PCIe Gen 1, Gen 2 and QPI  
1437B - 02/04/10  
4
1234567...19

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型号 品牌 描述 获取价格 数据表
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