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9DB106BFILFT

更新时间： 2024-02-21 09:15:37
品牌 Logo 应用领域
艾迪悌 - IDT PC
页数 文件大小 规格书
14页 192K
描述
Six Output Differential Buffer for PCIe Gen 2

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9DB106BFILFT 技术参数

是否Rohs认证： 符合生命周期：Obsolete
包装说明：TSSOP, TSSOP28,.25Reach Compliance Code：compliant
风险等级：5.84JESD-30 代码：R-PDSO-G28
JESD-609代码：e3最大I（ol）：0.15 A
湿度敏感等级：1端子数量：28
最高工作温度：70 °C最低工作温度：
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP28,.25封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH电源：3.3 V
Prop。Delay @ Nom-Sup：0.15 ns认证状态：Not Qualified
子类别：Clock Drivers标称供电电压 (Vsup)：3.3 V
表面贴装：YES温度等级：COMMERCIAL
端子面层：Matte Tin (Sn) - annealed端子形式：GULL WING
端子节距：0.635 mm端子位置：DUAL
Base Number Matches：1

9DB106BFILFT 数据手册

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9DB106  
Six Output Differential Buffer for PCIe Gen 2  
Electrical Characteristics - Clock Input Parameters  
TA = TCOM or TIND; Supply Voltage VDD = 3.3 V +/-5%  
PARAMETER  
SYMBOL  
VIHDIF  
CONDITIONS  
MIN  
600  
TYP  
800  
MAX  
1150  
UNITS NOTES  
Input High Voltage -  
DIF_IN  
Differential inputs  
(single-ended measurement)  
Differential inputs  
mV  
mV  
mV  
mV  
1
1
1
1
Input Low Voltage -  
DIF_IN  
VILDIF  
VCOM  
VSS - 300  
300  
0
300  
(single-ended measurement)  
Input Common Mode  
Voltage - DIF_IN  
Common Mode Input Voltage  
Peak to Peak value  
1000  
1450  
Input Amplitude - DIF_IN  
VSWING  
300  
Input Slew Rate - DIF_IN  
Input Leakage Current  
Input Duty Cycle  
dv/dt  
IIN  
Measured differentially  
0.4  
-5  
8
5
V/ns  
uA  
1,2  
1
VIN = VDD , VIN = GND  
Measurement from differential  
wavefrom  
dtin  
45  
55  
%
1
Input Jitter - Cycle to  
Cycle  
JDIFIn  
Differential Measurement  
0
125  
ps  
1
1 Guaranteed by design and characterization, not 100% tested in production.  
2Slew rate measured through +/-75mV window centered around differential zero  
Electrical Characteristics - PLL Parameters  
TA = TCOM or TIND; Supply Voltage VDD = 3.3 V +/-5%  
Group  
Parameter  
Description  
Min Typ Max Units  
Notes  
PLL Jitter Peaking jpeak-hibw  
PLL Jitter Peaking jpeak-lobw  
(PLL_BW = 1)  
0
0
1
1
2.5  
2
dB  
dB  
1,4  
(PLL_BW = 0)  
(PLL_BW = 1)  
1,4  
PLL Bandwidth  
PLL Bandwidth  
pllHIBW  
pllLOBW  
2
2.5  
0.5  
3
1
MHz  
MHz  
1,5  
1,5  
(PLL_BW = 0)  
PCIe Gen 1 phase jitter  
(1.5 - 22 MHz)  
0.4  
40  
108  
ps  
1,2,3  
PCIe Gen 2 jitter  
(8-16 MHz, 5-16 MHz) Hi-Band >1.5MHz  
(PLL_BW=1)  
2.7  
3.1 ps rms  
3.1 ps rms  
1,2,3  
Jitter, Phase  
tjphasePLL  
PCIe Gen 2 jitter  
(8-16 MHz, 5-16 MHz) Hi-Band >1.5MHz  
(PLL_BW=0)  
2.2  
1.3  
1,2,3  
1,2,3  
PCIe Gen 2 jitter  
3
ps rms  
(8-16 MHz, 5-16 MHz) Lo-Band <1.5MHz  
NOTES:  
1. Guaranteed by design and characterization, not 100% tested in production.  
2. See http://www.pcisig.com for complete specs  
3. Device driven by 932S421BGLF or equivalent  
Measured as maximum pass band gain. At frequencies w ithin the loop BW, highest point of magnification is called PLL jitter peaking.  
Measured at 3 db dow n or half pow er point.  
4.  
5.  
IDT® Six Output Differential Buffer for PCIe Gen 2  
9DB106  
REV K 04/20/11  
5
12345678...14

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