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74HCT393BQ-Q100

更新时间： 2024-11-12 01:18:47
品牌 Logo 应用领域
安世 - NEXPERIA 逻辑集成电路触发器
页数 文件大小 规格书
20页 734K
描述
Dual 4-bit binary ripple counter

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74HCT393BQ-Q100 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：DHVQFN-14Reach Compliance Code：compliant
HTS代码：8542.39.00.01风险等级：5.58
计数方向：UP系列：HCT
JESD-30 代码：R-PQCC-N14JESD-609代码：e4
长度：3 mm逻辑集成电路类型：BINARY COUNTER
工作模式：ASYNCHRONOUS湿度敏感等级：1
位数：4功能数量：2
端子数量：14最高工作温度：125 °C
最低工作温度：-40 °C封装主体材料：PLASTIC/EPOXY
封装代码：VQCCN封装形状：RECTANGULAR
封装形式：CHIP CARRIER, VERY THIN PROFILE峰值回流温度（摄氏度）：260
传播延迟（tpd）：38 ns筛选级别：AEC-Q100
座面最大高度：1 mm最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：AUTOMOTIVE端子面层：Nickel/Palladium/Gold/Silver (Ni/Pd/Au/Ag)
端子形式：NO LEAD端子节距：0.5 mm
端子位置：QUAD处于峰值回流温度下的最长时间：30
触发器类型：NEGATIVE EDGE宽度：2.5 mm
最小 fmax：18 MHzBase Number Matches：1

74HCT393BQ-Q100 数据手册

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74HC393-Q100; 74HCT393-Q100  
Dual 4-bit binary ripple counter  
Rev. 1 — 19 June 2014  
Product data sheet  
1. General description  
The 74HC393-Q100; 7474HCT393-Q100 is a dual 4-stage binary ripple counter. Each  
counter features a clock input (nCP), an overriding asynchronous master reset input  
(nMR) and 4 buffered parallel outputs (nQ0 to nQ3). The counter advances on the  
HIGH-to-LOW transition of nCP. A HIGH on nMR clears the counter stages and forces the  
outputs LOW, independent of the state of nCP. Inputs include clamp diodes. This enables  
the use of current limiting resistors to interface inputs to voltages in excess of VCC  
.
This product has been qualified to the Automotive Electronics Council (AEC) standard  
Q100 (Grade 1) and is suitable for use in automotive applications.  
2. Features and benefits  
Automotive product qualification in accordance with AEC-Q100 (Grade 1)  
Specified from 40 C to +85 C and from 40 C to +125 C  
Input levels:  
For 74HC393-Q100: CMOS level  
For 74HCT393-Q100: TTL level  
Complies with JEDEC standard no. 7A  
ESD protection:  
MIL-STD-883, method 3015 exceeds 2000 V  
HBM JESD22-A114F exceeds 2000 V  
MM JESD22-A115-A exceeds 200 V (C = 200 pF, R = 0 )  
Two 4-bit binary counters with individual clocks  
Divide by any binary module up to 28 in one package  
Two master resets to clear each 4-bit counter individually  
1234567...20

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