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723624L15PFG

更新时间： 2024-11-20 01:19:19
品牌 Logo 应用领域
艾迪悌 - IDT 先进先出芯片配套器件
页数 文件大小 规格书
35页 525K
描述
CMOS SyncBiFIFO WITH BUS-MATCHING

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723624L15PFG 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active零件包装代码：TQFP
包装说明：QFP,针数：128
Reach Compliance Code：compliantECCN代码：EAR99
HTS代码：8542.32.00.71风险等级：5.48
最长访问时间：10 ns其他特性：AUTO POWER DOWN
周期时间：15 nsJESD-30 代码：R-PQFP-G128
JESD-609代码：e3内存密度：9216 bit
内存宽度：36湿度敏感等级：3
功能数量：1端子数量：128
字数：256 words字数代码：256
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：256X36
可输出：YES封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装形状：RECTANGULAR
封装形式：FLATPACK并行/串行：PARALLEL
峰值回流温度（摄氏度）：260最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Matte Tin (Sn)
端子形式：GULL WING端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

723624L15PFG 数据手册

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CMOS SyncBiFIFOTM WITH BUS-MATCHING  
256 x 36 x 2,  
512 x 36 x 2,  
1,024 x 36 x 2  
IDT723624  
IDT723634  
IDT723644  
• Serial or parallel programming of partial flags  
• Port B bus sizing of 36-bits (long word), 18-bits (word) and  
9-bits (byte)  
• Big- or Little-Endian format for word and byte bus sizes  
• Master Reset clears data and configures FIFO, Partial Reset  
clears data but retains configuration settings  
• Mailbox bypass registers for each FIFO  
• Free-running CLKA and CLKB may be asynchronous or coinci-  
dent (simultaneous reading and writing of data on a single clock  
edge is permitted)  
FEATURES:  
• Memory storage capacity:  
IDT723624  
IDT723634  
IDT723644  
–
–
–
256 x 36 x 2  
512 x 36 x 2  
1,024 x 36 x 2  
• Clock frequencies up to 67 MHz (10 ns access time)  
• Two independent clocked FIFOs buffering data in opposite  
directions  
• Select IDT Standard timing (using EFA, EFB, FFA, and FFB flags  
functions) or First Word Fall Through Timing (using ORA, ORB,  
IRA, and IRB flag functions)  
• Auto power down minimizes power dissipation  
• Available in space saving 128-pin Thin Quad Flatpack (TQFP)  
• Green parts available, see ordering information  
• Programmable Almost-Empty and Almost-Full flags; each has  
three default offsets (8, 16 and 64)  
FUNCTIONAL BLOCK DIAGRAM  
MBF1  
Mail 1  
Register  
CLKA  
Port-A  
Control  
Logic  
CSA  
W/RA  
ENA  
RAM ARRAY  
256 x 36  
36  
36  
MBA  
512 x 36  
1,024 x 36  
36  
FIFO1,  
Mail1  
Reset  
Logic  
MRS1  
PRS1  
Write  
Pointer  
Read  
Pointer  
36  
Status Flag  
Logic  
EFB/ORB  
AEB  
FFA/IRA  
AFA  
FIFO1  
FIFO2  
SPM  
FS0/SD  
FS1/SEN  
A0-A35  
Programmable Flag  
Offset Registers  
Timing  
Mode  
FWFT  
B0-B35  
10  
EFA/ORA  
Status Flag  
Logic  
FFB/IRB  
AFB  
AEA  
36  
Read  
Pointer  
Write  
Pointer  
36  
FIFO2,  
Mail2  
Reset  
Logic  
MRS2  
PRS2  
RAM ARRAY  
256 x 36  
36  
36  
512 x 36  
CLKB  
CSB  
W/RB  
ENB  
MBB  
BE  
1,024 x 36  
Port-B  
Control  
Logic  
Mail 2  
Register  
BM  
SIZE  
MBF2  
3270 drw01  
IDTandtheIDTlogoareregisteredtrademarkofIntegratedDeviceTechnology,Inc.SyncBiFIFOisatrademarkofIntegratedDeviceTechnology,Inc.  
COMMERCIALTEMPERATURERANGE  
JUNE 2014  
1
© 2014 Integrated Device Technology, Inc. All rights reserved. Product specifications subject to change without notice.  
DSC-3270/5  
1234567...35

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与723624L15PFG相关器件

型号 品牌 获取价格 描述 数据表
723624L15PFG8 IDT

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 		CMOS SyncBiFIFO WITH BUS-MATCHING
723624L20PF IDT

获取价格

 		Bi-Directional FIFO, 512X36, 12ns, Synchronous, CMOS, PQFP128
723624L20PFI IDT

获取价格

 		Bi-Directional FIFO, 512X36, 12ns, Synchronous, CMOS, PQFP128
723624L30PF IDT

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 		Bi-Directional FIFO, 512X36, 15ns, Synchronous, CMOS, PQFP128
723626L12PF IDT

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 		TQFP-128, Tray
723626L12PF8 IDT

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 		TQFP-128, Reel
723626L12PFG IDT

获取价格

 		FIFO, 256X36, 8ns, Synchronous, CMOS, PQFP128, TQFP-128
723626L15PFG IDT

获取价格

 		FIFO, 256X36, 10ns, Synchronous, CMOS, PQFP128, TQFP-128
723626L15PFG8 IDT

获取价格

 		FIFO, 256X36, 10ns, Synchronous, CMOS, PQFP128, TQFP-128
723626L20PF IDT

获取价格

 		Bi-Directional FIFO, 512X36, 12ns, Synchronous, CMOS, PQFP128

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