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723624

更新时间： 2023-12-20 18:44:20
品牌 Logo 应用领域
瑞萨 - RENESAS 先进先出芯片
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35页 244K
描述
256 x 36 x 2 SyncBiFIFO, 5.0V

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723624 数据手册

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IDT723624/723634/723644CMOSSyncBiFIFO™WITHBUS-MATCHING  
256 x 36 x 2, 512 x 36 x 2, 1,024 x 36 x 2  
COMMERCIALTEMPERATURERANGE  
TIMING REQUIREMENTS OVER RECOMMENDED RANGES OF SUPPLY  
VOLTAGE AND OPERATING FREE-AIR TEMPERATURE  
(Commercial: VCC = 5V ± 10%, TA = 0°C to +70°C)  
Commercial  
IDT723624L15  
IDT723634L15  
IDT723644L15  
Symbol  
fS  
Parameter  
Min.  
—
15  
6
Max.  
66.7  
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Unit  
MHz  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Clock Frequency, CLKA or CLKB  
tCLK  
Clock Cycle Time, CLKA or CLKB  
tCLKH  
tCLKL  
tDS  
Pulse Duration, CLKA or CLKB HIGH  
Pulse Duration, CLKA and CLKB LOW  
6
Setup Time, A0-A35 before CLKA↑ and B0-B35 before CLKB↑  
Setup Time, CSA and W/RA before CLKA↑; CSB and W/RB before CLKB↑  
Setup Time ENA and MBA before CLKA↑; ENB and MBB before CLKB↑  
Setup Time, MRS1, MRS2, PRS1, or PRS2 LOW before CLKA↑ or CLKB↑  
Setup Time, FS0 and FS1 before MRS1 and MRS2 HIGH  
Setup Time, BE/FWFT before MRS1 and MRS2 HIGH  
Setup Time, SPM before MRS1 and MRS2 HIGH  
SetupTime, FS0/SDbeforeCLKA↑  
4
tENS1  
tENS2  
tRSTS  
tFSS  
4.5  
4.5  
5
(1)  
7.5  
7.5  
7.5  
4
tBES  
tSPMS  
tSDS  
tSENS  
tFWS  
tDH  
SetupTime, FS1/SENbeforeCLKA↑  
4
Setup Time, BE/FWFT before CLKA↑  
0
Hold Time, A0-A35 after CLKA↑ and B0-B35 after CLKB↑  
1
tENH  
tRSTH  
tFSH  
Hold Time, CSA, W/RA, ENA, and MBA after CLKA↑; CSB, W/RB, ENB, and MBB after CLKB↑  
1
(1)  
Hold Time, MRS1, MRS2, PRS1 or PRS2 LOW after CLKA↑ or CLKB↑  
4
Hold Time, FS0 and FS1 after MRS1 and MRS2 HIGH  
Hold Time, BE/FWFT after MRS1 and MRS2 HIGH  
Hold Time, SPM after MRS1 and MRS2 HIGH  
Hold Time, FS0/SD after CLKA↑  
2
tBEH  
2
tSPMH  
tSDH  
2
1
tSENH  
tSPH  
Hold Time, FS1/SEN HIGH after CLKA↑  
1
Hold Time, FS1/SEN HIGH after MRS1 and MRS2 HIGH  
2
tSKEW1(2) Skew Time between CLKA↑ and CLKB↑ for EFA/ORA, EFB/ORB, FFA/IRA, and FFB/IRB  
tSKEW2(2,3) Skew Time between CLKA↑ and CLKB↑ for AEA, AEB, AFA, and AFB  
7.5  
12  
NOTES:  
1. Requirement to count the clock edge as one of at least four needed to reset a FIFO.  
2. Skew time is not a timing constraint for proper device operation and is only included to illustrate the timing relationship between CLKA cycle and CLKB cycle.  
3. Design simulated, not tested.  
8
1...567891011...35

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型号 品牌 获取价格 描述 数据表
723624L12PF IDT

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 		Bi-Directional FIFO, 256X36, 8ns, Synchronous, CMOS, PQFP128, TQFP-128
723624L12PF8 IDT

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 		Bi-Directional FIFO, 256X36, 8ns, Synchronous, CMOS, PQFP128, TQFP-128
723624L15PFG IDT

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