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71V35761YS183BQ

更新时间： 2023-02-26 16:07:51
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器
页数 文件大小 规格书
22页 632K
描述
Cache SRAM, 128KX36, 3.3ns, CMOS, PBGA165, FBGA-165

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71V35761YS183BQ 数据手册

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IDT71V35761, IDT71V35781, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with  
3.3V I/O, Pipelined Outputs, Burst Counter, Single Cycle Deselect  
Commercial and Industrial Temperature Ranges  
Pin Configuration – 128K x 36, 119 BGA  
1
2
3
4
5
6
7
DDQ  
6
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V
A
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A
A
A
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A
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NC  
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I/O  
I/O  
I/O  
V
V
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CE  
V
V
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I/O  
I/O  
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V
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I/O  
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I/O  
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I/O  
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I/O  
G
H
J
2
3
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GW  
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DD  
DD  
DD  
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K
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V
CLK  
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V
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A
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I/O  
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V
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0
A
SS  
0
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(1)  
DD / NC  
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A
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A
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DDQ  
NC/TDO  
DDQ  
V
V
NC/TMS  
NC/TDI  
NC/TCK  
NC/TRST  
U
5301 drw 04  
Top View  
Pin Configuration – 256K x 18, 119 BGA  
1
2
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5
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DDQ  
6
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DDQ  
V
V
A
A
A
A
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A
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NC  
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I/O  
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NC  
G
H
J
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I/O  
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V
NC  
DDQ  
DD  
DD  
DD  
DDQ  
V
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V
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SS  
SS  
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I/O  
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CLK  
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K
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13  
I/O  
SS  
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I/O  
NC  
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V
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BW  
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14  
I/O  
SS  
SS  
SS  
SS  
SS  
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V
V
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V
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NC  
M
N
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I/O  
NC  
NC  
A
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I/O  
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NC  
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DD / NC  
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DD  
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NC  
NC  
DDQ  
A
V
A
A
V
LBO  
,
(3)  
10  
15  
14  
A
A
A
NC  
ZZ  
(2)  
(2)  
(2)  
(2)  
(2,4)  
NC/TRST  
NC/TDO  
DDQ  
V
NC/TMS  
NC/TDI  
NC/TCK  
V
U
5301 drw 05  
Top View  
NOTES:  
1. R5 can either be directly connected to VDD, or connected to an input voltage ≥ VIH, or left unconnected.  
2. These pins are NC for the "S" version or the JTAG signal listed for the "SA" version. Note: If NC, these pins can either be tied to VSS, VDD or left floating.  
3. T7 can be left unconnected and the device will always remain in active mode.  
4. TRST is offered as an optional JTAG Reset if required in the application. If not needed, can be left floating and will internally be pulled to VDD.  
6.42  
7
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71V35761YS200PF IDT Cache SRAM, 128KX36, 3.1ns, CMOS, PQFP100, 14 X 20 MM, PLASTIC, TQFP-100

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