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Datasheet > 存储 > SRAM> 71V2558S200PF9
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71V2558S200PF9

更新时间： 2024-02-20 14:43:27
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器
页数 文件大小 规格书
28页 502K
描述
TQFP-100, Tray

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71V2558S200PF9 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：QFP包装说明：14 X 20 MM, 1.40 MM HEIGHT, PLASTIC, MO-136DJ, TQFP-100
针数：100Reach Compliance Code：not_compliant
ECCN代码：3A991HTS代码：8542.32.00.41
风险等级：5.4Is Samacsys：N
最长访问时间：5 ns其他特性：PIPELINED ARCHITECTURE
最大时钟频率 (fCLK)：100 MHzI/O 类型：COMMON
JESD-30 代码：R-PQFP-G100JESD-609代码：e0
长度：20 mm内存密度：4718592 bit
内存集成电路类型：ZBT SRAM内存宽度：36
湿度敏感等级：3功能数量：1
端子数量：100字数：131072 words
字数代码：128000工作模式：SYNCHRONOUS
最高工作温度：85 °C最低工作温度：-40 °C
组织：128KX36输出特性：3-STATE
封装主体材料：PLASTIC/EPOXY封装代码：LQFP
封装等效代码：QFP100,.63X.87封装形状：RECTANGULAR
封装形式：FLATPACK, LOW PROFILE并行/串行：PARALLEL
峰值回流温度（摄氏度）：240电源：2.5,3.3 V
认证状态：Not Qualified座面最大高度：1.6 mm
最大待机电流：0.04 A最小待机电流：3.14 V
子类别：SRAMs最大压摆率：0.25 mA
最大供电电压 (Vsup)：3.465 V最小供电电压 (Vsup)：3.135 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子面层：Tin/Lead (Sn85Pb15)端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
处于峰值回流温度下的最长时间：20宽度：14 mm
Base Number Matches：1

71V2558S200PF9 数据手册

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IDT71V2556, IDT71V2558, 128K x 36, 256K x 18, 3.3V Synchronous ZBT™ SRAMs  
with 2.5V I/O, Burst Counter, and Pipelined Outputs  
Commercial and Industrial Temperature Ranges  
SynchronousTruthTable(1)  
Chip(5)  
ADV/LD  
ADDRESS  
USED  
PREVIOUS CYCLE  
CURRENT CYCLE  
I/O  
CEN  
BWx  
R/W  
Enable  
(2 cycles later)  
L
L
L
L
H
X
Select  
Select  
X
L
L
Valid  
X
External  
External  
Internal  
X
X
LOAD WRITE  
LOAD READ  
D(7)  
Q(7)  
D(7)  
H
Valid  
LOAD WRITE /  
BURST WRITE  
BURST WRITE  
(Advance burst counter)(2)  
L
X
X
H
X
Internal  
LOAD READ /  
BURST READ  
BURST READ  
Q(7)  
(Advance burst counter)(2)  
L
L
X
X
X
Deselect  
L
H
X
X
X
X
X
X
X
X
DESELECT or STOP(3)  
NOOP  
HiZ  
HiZ  
X
X
DESELECT / NOOP  
X
H
SUSPEND(4)  
Previous Value  
4875 tbl 08  
NOTES:  
1. L = VIL, H = VIH, X = Don’t Care.  
2. When ADV/LD signal is sampled high, the internal burst counter is incremented. The R/W signal is ignored when the counter is advanced. Therefore the nature of  
the burst cycle (Read or Write) is determined by the status of the R/W signal when the first address is loaded at the beginning of the burst cycle.  
3. Deselect cycle is initiated when either (CE1, or CE2 is sampled high or CE2 is sampled low) and ADV/LD is sampled low at rising edge of clock. The data bus will  
tri-state two cycles after deselect is initiated.  
4. When CEN is sampled high at the rising edge of clock, that clock edge is blocked from propogating through the part. The state of all the internal registers and the I/  
Os remains unchanged.  
5. To select the chip requires CE1 = L, CE2 = L, CE2 = H on these chip enables. Chip is deselected if any one of the chip enables is false.  
6. Device Outputs are ensured to be in High-Z after the first rising edge of clock upon power-up.  
7. Q - Data read from the device, D - data written to the device.  
Partial Truth Table for Writes(1)  
(3)  
(3)  
BW  
1
BW  
2
BW  
3
BW4  
OPERATION  
R/W  
H
L
READ  
X
X
X
L
X
L
WRITE ALL BYTES  
L
L
(2)  
WRITE BYTE 1 (I/O[0:7], I/OP1  
)
L
L
H
L
H
H
L
H
H
H
L
(2)  
WRITE BYTE 2 (I/O[8:15], I/OP2  
)
L
H
H
H
H
(2,3)  
WRITE BYTE 3 (I/O[16:23], I/OP3  
)
L
H
H
H
(2,3)  
WRITE BYTE 4 (I/O[24:31], I/OP4  
)
L
H
H
NO WRITE  
L
H
4875 tbl 09  
NOTES:  
1. L = VIL, H = VIH, X = Don’t Care.  
2. Multiple bytes may be selected during the same cycle.  
3. N/A for X18 configuration.  
6.42  
9
1...6789101112...28

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