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7133LA90FG8

更新时间： 2024-01-18 20:32:31
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 311K
描述
Dual-Port SRAM, 2KX16, 90ns, CMOS, PQFP68, 1.180 X 1.180 INCH, 0.160 INCH, GREEN, FP-68

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7133LA90FG8 技术参数

生命周期：Active包装说明：QFF,
Reach Compliance Code：compliant风险等级：5.58
Is Samacsys：N最长访问时间：90 ns
JESD-30 代码：S-PQFP-F68内存密度：32768 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：16
功能数量：1端子数量：68
字数：2048 words字数代码：2000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：2KX16
封装主体材料：PLASTIC/EPOXY封装代码：QFF
封装形状：SQUARE封装形式：FLATPACK
并行/串行：PARALLEL最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：FLAT
端子位置：QUADBase Number Matches：1

7133LA90FG8 数据手册

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IDT7133SA/LA,IDT7143SA/LA  
High-Speed 2K x 16 Dual-Port RAM  
Military, Industrial and Commercial Temperature Ranges  
AC Electrical Characteristics Over the  
OperatingTemperatureandSupplyVoltage(5)  
7133X20  
7143X20  
Com'l Only  
7133X25  
7143X25  
Com'l & Ind  
7133X35  
7143X35  
Com'l  
& Military  
Symbol  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
WRITE CYCLE  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
WC  
EW  
AW  
AS  
WP  
WR  
DW  
HZ  
DH  
WZ  
OW  
Write Cycle Time(3)  
20  
15  
15  
0
25  
20  
20  
0
35  
25  
25  
0
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
Chip Enable to End-of-Write  
Address Valid to End-of-Write  
Address Set-up Time  
t
t
t
Write Pulse Width  
15  
0
20  
0
25  
0
t
Write Recovery Time  
t
Data Valid to End-of-Write  
Output High-Z Time(1,2)  
15  
15  
20  
____  
____  
____  
t
12  
15  
20  
____  
____  
____  
t
Data Hold Time(4)  
0
0
0
____  
____  
____  
t
Write Enable to Output in High-Z(1,2)  
Output Active from End-of-Write(1,2,4)  
12  
15  
20  
____  
____  
____  
t
0
0
0
ns  
2746 tbl 11a  
7133X45  
7133X55  
7143X55  
Com'l, Ind  
& Military  
7133X70/90  
7143X45  
7143X70/90  
Com'l &  
Military  
Com'l Only  
Symbol  
WRITE CYCLE  
Parameter  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
WC  
EW  
AW  
AS  
WP  
WR  
DW  
HZ  
DH  
WZ  
OW  
Write Cycle Time(3)  
45  
30  
30  
0
55  
40  
40  
0
70/90  
50/50  
50/50  
0/0  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
Chip Enable to End-of-Write  
Address Valid to End-of-Write  
Address Set-up Time  
t
t
t
Write Pulse Width  
30  
0
40  
0
50/50  
0/0  
t
Write Recovery Time  
t
Data Valid to End-of-Write  
Output High-Z Time(1,2)  
20  
25  
30/30  
____  
____  
____  
t
20  
20  
25/25  
____  
____  
____  
t
Data Hold Time(4)  
5
5
5/5  
____  
____  
____  
t
Write Enable to Output in High-Z(1,2)  
Output Active from End-of-Write(1,2,4)  
20  
20  
25/25  
____  
____  
____  
t
5
5
5/5  
ns  
2746 tbl 11b  
NOTES:  
1. Transition is measured 0mV from Low or High-impedance voltage from the Output Test Load (Figure 2).  
2. This parameter is guaranteed by device characterization but not production tested.  
3. For MASTER/SLAVE combination, tWC = tBAA + tWR + tWP, since R/W = VIL must occur after tBAA.  
4. The specification for tDH must be met by the device supplying write data to the RAM under all operation conditions. Although tDH and tOW values will vary over voltage  
and temperature, the actual tDH will always be smaller than the actual tOW.  
5. 'X' in part number indicates power rating (SA or LA).  
9
6.42  
1...6789101112...17

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7133LA90FGB IDT Dual-Port SRAM, 2KX16, 90ns, CMOS, PQFP68, 1.180 X 1.180 INCH, 0.160 INCH, GREEN, FP-68

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