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70V9179L12PFG

更新时间： 2024-02-28 03:20:30
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
17页 297K
描述
Dual-Port SRAM

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70V9179L12PFG 技术参数

是否Rohs认证： 符合生命周期：Active
包装说明：QFP,Reach Compliance Code：compliant
风险等级：5.77最长访问时间：12 ns
JESD-30 代码：S-PQFP-G100内存密度：294912 bit
内存集成电路类型：DUAL-PORT SRAM内存宽度：9
功能数量：1端子数量：100
字数：32768 words字数代码：32000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：32KX9
封装主体材料：PLASTIC/EPOXY封装代码：QFP
封装形状：SQUARE封装形式：FLATPACK
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIEDBase Number Matches：1

70V9179L12PFG 数据手册

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IDT70V9179L  
High-Speed 32K x 9 Dual-Port Synchronous Pipelined Static RAM  
Industrial and Commercial Temperature Ranges  
AC Electrical Characteristics Over the Operating Temperature Range  
(Read and Write Cycle Timing)(3) (VDD = 3.3V ± 0.3V, TA = 0°C to +70°C)  
70V9179L7  
Com'l Only  
70V9179L9  
70V9179L12  
Com'l Only  
Com'l & Ind  
Symbol  
Parameter  
Clock Cycle Time (Flow-Through)(2)  
Min.  
Max.  
Min.  
Max.  
Min.  
Max.  
Unit  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
CYC1  
CYC2  
CH1  
CL1  
CH2  
CL2  
22  
12  
7.5  
7.5  
5
25  
15  
12  
12  
6
30  
20  
12  
12  
8
t
Clock Cycle Time (Pipelined)(2)  
Clock High Time (Flow-Through)(2)  
Clock Low Time (Flow-Through)(2)  
Clock High Time (Pipelined)(2)  
Clock Low Time (Pipelined)(2)  
Clock Rise Time  
t
t
t
t
5
6
8
____  
____  
____  
tR  
3
3
3
____  
____  
____  
tF  
Clock Fall Time  
3
3
3
____  
____  
____  
t
SA  
HA  
SC  
HC  
SW  
HW  
SD  
HD  
SAD  
HAD  
SCN  
HCN  
SRST  
HRST  
OE  
OLZ  
OHZ  
CD1  
CD2  
DC  
CKHZ  
CKLZ  
Address Setup Time  
4
0
4
0
4
0
4
0
4
0
4
0
4
4
1
4
1
4
1
4
1
4
1
4
1
4
4
1
4
1
4
1
4
1
4
1
4
1
4
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
Address Hold Time  
t
Chip Enable Setup Time  
Chip Enable Hold Time  
R/W Setup Time  
t
t
t
R/W Hold Time  
t
Input Data Setup Time  
t
Input Data Hold Time  
t
ADS Setup Time  
t
ADS Hold Time  
t
CNTEN Setup Time  
t
CNTEN Hold Time  
t
CNTRST Setup Time  
t
0
1
1
CNTRST Hold Time  
____  
____  
____  
t
Output Enable to Data Valid  
Output Enable to Output Low-Z(1)  
Output Enable to Output High-Z(1)  
Clock to Data Valid (Flow-Through)(2)  
Clock to Data Valid (Pipelined)(2)  
Data Output Hold After Clock High  
Clock High to Output High-Z(1)  
Clock High to Output Low-Z(1)  
9
12  
12  
____  
____  
____  
t
2
2
2
t
1
7
1
7
1
7
____  
____  
____  
t
18  
20  
25  
____  
____  
____  
t
7.5  
9
12  
____  
____  
____  
t
2
2
2
2
2
2
2
2
2
t
9
9
9
____  
____  
____  
t
Port-to-Port Delay  
____  
____  
____  
____  
____  
____  
t
CWDD  
Write Port Clock High to Read Data Delay  
Clock-to-Clock Setup Time  
28  
10  
35  
15  
40  
15  
ns  
tCCS  
ns  
4860 tbl 11_79  
NOTES:  
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed  
characterization, but is not production tested.  
by device  
2. The Pipelined output parameters (tCYC2, tCD2) apply to either or both the Left and Right ports when FT/PIPE = VIH. Flow-through parameters (tCYC1, tCD1) apply  
when FT/PIPE = VIL for that port.  
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable (OE), FT/PIPER, and FT/PIPEL.  
6.42  
7
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