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70V9159L6PFG8

更新时间： 2024-01-15 08:31:48
品牌 Logo 应用领域
艾迪悌 - IDT 静态存储器内存集成电路
页数 文件大小 规格书
16页 205K
描述
HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM

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70V9159L6PFG8 技术参数

生命周期：Obsolete包装说明：QFP,
Reach Compliance Code：compliantHTS代码：8542.32.00.41
风险等级：5.84最长访问时间：6.5 ns
其他特性：PIPELINED OR FLOW THROUGH ARCHITECTUREJESD-30 代码：S-PQFP-G100
内存密度：73728 bit内存集成电路类型：DUAL-PORT SRAM
内存宽度：9功能数量：1
端子数量：100字数：8192 words
字数代码：8000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：8KX9封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装形状：SQUARE
封装形式：FLATPACK并行/串行：PARALLEL
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：GULL WING端子位置：QUAD
Base Number Matches：1

70V9159L6PFG8 数据手册

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IDT70V9169/59L  
High-Speed 3.3V 16/8K x 9 Dual-Port Synchronous Pipelined Static RAM  
Industrial and Commercial Temperature Ranges  
AC Electrical Characteristics Over the Operating Temperature Range  
(Read and Write Cycle Timing)(3) ( VDD= 3.3V ± 0.3V, TA = 0°C to +70°C)  
70V9169/59L6  
Com'l Only  
70V9169/59L7  
Com'l & Ind  
70V9169/59L9  
Com'l Only  
Symbol  
Parameter  
Min.  
19  
Max.  
Min.  
22  
Max.  
Min.  
25  
15  
12  
12  
6
Max.  
Unit  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
CYC1  
CYC2  
CH1  
CL 1  
CH2  
CL 2  
Clock Cycle Time (Flow-Through)(2)  
Clock Cycle Time (Pipelined)(2)  
Clock High Time (Flow-Through)(2)  
Clock Low Time (Flow-Through)(2)  
Clock High Time (Pipelined)(2)  
Clock Low Time (Pipelined)(2)  
Clock Rise Time  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
10  
12  
t
6.5  
6.5  
4
7.5  
7.5  
5
t
t
t
4
5
6
____  
____  
____  
tR  
3
3
3
____  
____  
____  
tF  
Clock Fall Time  
3
3
3
____  
____  
____  
t
SA  
HA  
SC  
HC  
SB  
HB  
SW  
HW  
SD  
HD  
SAD  
HA D  
SCN  
HCN  
SRST  
HRST  
OE  
OLZ  
OHZ  
CD1  
CD2  
DC  
CKHZ  
CKLZ  
Address Setup Time  
3.5  
0
4
0
4
0
4
0
4
0
4
0
4
0
4
0
4
4
1
4
1
4
1
4
1
4
1
4
1
4
1
4
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
____  
t
Address Hold Time  
t
Chip Enable Setup Time  
Chip Enable Hold Time  
Byte Enable Setup Time  
Byte Enable Hold Time  
R/W Setup Time  
3.5  
0
t
t
3.5  
0
t
t
3.5  
0
t
R/W Hold Time  
t
Input Data Setup Time  
Input Data Hold Time  
ADS Setup Time  
3.5  
0
t
t
3.5  
0
t
ADS Hold Time  
t
3.5  
0
CNTEN Setup Time  
t
CNTEN Hold Time  
t
3.5  
CNTRST Setup Time  
t
0
0
1
CNTRST Hold Time  
____  
____  
____  
t
Output Enable to Data Valid  
6.5  
7.5  
9
(1)  
____  
____  
____  
t
Output Enable to Output Low-Z  
2
2
2
t
Output Enable to Output High-Z(1)  
Clock to Data Valid (Flow-Through)(2)  
Clock to Data Valid (Pipelined)(2)  
Data Output Hold After Clock High  
1
7
1
7
1
7
____  
____  
____  
t
15  
18  
20  
____  
____  
____  
t
6.5  
7.5  
9
____  
____  
____  
t
2
2
2
2
2
2
2
2
2
(1)  
t
Clock High to Output High-Z  
9
9
9
(1)  
____  
____  
____  
t
Clock High to Output Low-Z  
Port-to-Port Delay  
____  
____  
____  
____  
____  
____  
t
CWDD  
Write Port Clock High to Read Data Delay  
Clock-to-Clock Setup Time  
24  
9
28  
10  
35  
15  
ns  
tCCS  
ns  
5655 tbl 11  
NOTES:  
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2). This parameter is guaranteed by device characteriza-  
tion, but is not production tested.  
2. The Pipelined output parameters (tCYC2, tCD2) apply to either or both the Left and Right ports when FT/PIPE = VIH. Flow-through parameters (tCYC1, tCD1) apply  
when FT/PIPE = VIL for that port.  
3. All input signals are synchronous with respect to the clock except for the asynchronous Output Enable (OE), FT/PIPER, and FT/PIPEL.  
6.482  
1...567891011...16

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