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70V9159L6PFG8

更新时间： 2024-02-21 04:53:15

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艾迪悌 - IDT		静态存储器内存集成电路
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16页	205K
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HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM

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70V9159L6PFG8 技术参数

生命周期：	Obsolete	包装说明：	QFP,
Reach Compliance Code：	compliant	HTS代码：	8542.32.00.41
风险等级：	5.84	最长访问时间：	6.5 ns
其他特性：	PIPELINED OR FLOW THROUGH ARCHITECTURE	JESD-30 代码：	S-PQFP-G100
内存密度：	73728 bit	内存集成电路类型：	DUAL-PORT SRAM
内存宽度：	9	功能数量：	1
端子数量：	100	字数：	8192 words
字数代码：	8000	工作模式：	SYNCHRONOUS
最高工作温度：	70 °C	最低工作温度：
组织：	8KX9	封装主体材料：	PLASTIC/EPOXY
封装代码：	QFP	封装形状：	SQUARE
封装形式：	FLATPACK	并行/串行：	PARALLEL
最大供电电压 (Vsup)：	3.6 V	最小供电电压 (Vsup)：	3 V
标称供电电压 (Vsup)：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	COMMERCIAL
端子形式：	GULL WING	端子位置：	QUAD
Base Number Matches：	1

70V9159L6PFG8 数据手册

IDT70V9169/59L

High-Speed 3.3V 16/8K x 9 Dual-Port Synchronous Pipelined Static RAM

Industrial and Commercial Temperature Ranges

Timing Waveform of a Bank Select Pipelined Read^(1,2)

CYC2

tCH2

tCL2

CLK

ADDRESS(B1)

CE0(B1)

tHA

tSC

tHC

(3)

CKHZ

tCD2

DATAOUT(B1)

ADDRESS(B2)

(3)

tDC

tCKLZ

tCKHZ

tSA

tHA

tSC

tHC

CE0(B2)

tSC

tHC

(3)

tCD2

tCKHZ

tCD2

DATAOUT(B2)

(3)

tCKLZ

5655 drw 09

Timing Waveform with Port-to-Port Flow-Through Read^(4,5,7)

CLK "A"

tSW

tHW

R/W "A"

ADDRESS "A"

DATAIN "A"

CLK "B"

tHA

MATCH

SD HD

VALID

(6)

tCCS

tCD1

R/W "B"

tHW

tHA

tSA

MATCH

ADDRESS "B"

DATAOUT "B"

MATCH

(6)

CD1

tCWDD

VALID

tDC

5655 drw 10

NOTES:

1. B1 Represents Bank #1; B2 Represents Bank #2. Each Bank consists of one IDT70V916/59L for this waveform, and are setup for depth expansion in this

example. ADDRESS(B1) = ADDRESS(B2) in this situation.

2. OE and ADS = VIL; CE1(B1), CE1(B2), R/W, CNTEN, and CNTRST = VIH.

3. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).

4. CE0 and ADS = VIL; CE1, CNTEN, and CNTRST = VIH.

5. OE = VIL for the Right Port, which is being read from. OE = VIH for the Left Port, which is being written to.

6. If t^CCS< maximum specified, then data from right port READ is not valid until the maximum specified for tCWDD.

If tCCS > maximum specified, then data from right port READ is not valid until tCCS + tCD1. tCWDD does not apply in this case.

7. All timing is the same for both Left and Right ports. Port "A" may be either Left or Right port. Port "B" is the opposite from Port "A".

6.1402

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型号	品牌	获取价格	描述	数据表
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70V9159L6PFGI8	IDT	获取价格	HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
70V9159L7BFG	IDT	获取价格	HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
70V9159L7BFG8	IDT	获取价格	HIGH-SPEED 3.3V SYNCHRONOUS PIPELINED DUAL-PORT STATIC RAM
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