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70P246L55BYGI

更新时间： 2024-02-03 02:48:08

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艾迪悌 - IDT		静态存储器内存集成电路
页数	文件大小	规格书
23页	166K
描述
Dual-Port SRAM, 4KX16, 55ns, CMOS, PBGA100, 6 X 6 MM, 1 MM HEIGHT, 0.50 MM PITCH, GREEN, BGA-100

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70P246L55BYGI 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Active	零件包装代码：	BGA
包装说明：	BGA,	针数：	100
Reach Compliance Code：	compliant	ECCN代码：	EAR99
HTS代码：	8542.32.00.41	风险等级：	5.8
最长访问时间：	55 ns	JESD-30 代码：	S-PBGA-B100
JESD-609代码：	e1	内存密度：	65536 bit
内存集成电路类型：	DUAL-PORT SRAM	内存宽度：	16
湿度敏感等级：	3	功能数量：	1
端子数量：	100	字数：	4096 words
字数代码：	4000	工作模式：	ASYNCHRONOUS
最高工作温度：	85 °C	最低工作温度：	-40 °C
组织：	4KX16	封装主体材料：	PLASTIC/EPOXY
封装代码：	BGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	并行/串行：	PARALLEL
峰值回流温度（摄氏度）：	260	认证状态：	Not Qualified
最大供电电压 (Vsup)：	1.9 V	最小供电电压 (Vsup)：	1.7 V
标称供电电压 (Vsup)：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Silver/Copper (Sn/Ag/Cu)	端子形式：	BALL
端子位置：	BOTTOM	处于峰值回流温度下的最长时间：	30
Base Number Matches：	1

70P246L55BYGI 数据手册

IDT70P256/246L

Low Power 1.8V 8K/4K x 16 Dual-Port Static RAM

Industrial Temperature Range

IDT70P256/246L

Low Power 1.8V 8K/4K x 16 Dual-Port Static RAM

Preliminary

Industrial Temperature Range

Truth Table III — Interrupt Flag⁽¹⁾

Left Port

Right Port

(4)

R/W

12L-A0L

R/W

12R-A0R

Function

Set Right INT Flag

Reset Right INT Flag

Set Left INT Flag

Reset Left INT Flag

INT

INTR

(2)

1FFF

(3)

1FFF

1FFE

(3)

(2)

1FFE

5699 tbl 15

NOTES:

1. Assumes BUSY^L= BUSYR = VIH.

2. If BUSY^L= VIL, then no change.

3. If BUSY^R= VIL, then no change.

4. A12X is a NC for IDT70P246, therefore Interrrupt Addresses are FFF and FFE.

Truth Table IV — Address BUSY

Arbitration

Inputs

Outputs

0L-A12L

(1)

A0R-A12R

Function

Normal

BUSY

BUSYR

NO MATCH

MATCH

(2)

Write Inhibit⁽³⁾

5699 tbl 16

NOTES:

1. Pins BUSY^Land BUSYR are both outputs when the part is configured as a master. Both are inputs when configured as a slave. BUSY outputs on the

IDT70P256/246 are push pull, not open drain outputs. On slaves the BUSY input internally inhibits writes.

2. L if the inputs to the opposite port were stable prior to the address and enable inputs of this port. VIH if the inputs to the opposite port became stable after the address

and enable inputs of this port. If tAPS is not met, either BUSYL or BUSYR = LOW will result. BUSYL and BUSYR outputs cannot be LOW simultaneously.

3. Writes to the left port are internally ignored when BUSY^Loutputs are driving LOW regardless of actual logic level on the pin. Writes to the right port are internally ignored when

BUSY^Routputs are driving LOW regardless of actual logic level on the pin.

6.42

1...14 15 161718 19 20...23

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型号	品牌	描述	获取价格	数据表
70P246L55BYGI8	IDT	SRAM	获取价格
70P246L55BYI	IDT	SRAM	获取价格
70P246L55BYI8	IDT	SRAM	获取价格
70P247L55BYGI	IDT	Dual-Port SRAM, 4KX16, 55ns, CMOS, PBGA100, 6 X 6 MM, 1 MM HEIGHT, 0.50 MM PITCH, GREEN, B	获取价格
70P247L55BYGI8	IDT	Dual-Port SRAM, 4KX16, 55ns, CMOS, PBGA100, 6 X 6 MM, 1 MM HEIGHT, 0.50 MM PITCH, GREEN, B	获取价格
70P247L55BYI	IDT	Dual-Port SRAM, 4KX16, 55ns, CMOS, PBGA100, 0.5 MM PITCH, BGA-100	获取价格

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