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5M2210ZF324C4N

更新时间： 2024-01-09 14:36:48

品牌	Logo	应用领域
阿尔特拉 - ALTERA		时钟 LTE 可编程逻辑
页数	文件大小	规格书
30页	452K
描述
Flash PLD, 9.1ns, 1700-Cell, CMOS, PBGA324, 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324

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5M2210ZF324C4N 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Transferred	零件包装代码：	BGA
包装说明：	LBGA, BGA324,18X18,40	针数：	324
Reach Compliance Code：	compliant	ECCN代码：	3A991
HTS代码：	8542.39.00.01	风险等级：	5.25
其他特性：	YES	最大时钟频率：	247.5 MHz
系统内可编程：	YES	JESD-30 代码：	S-PBGA-B324
JESD-609代码：	e1	JTAG BST：	YES
长度：	19 mm	I/O 线路数量：	271
宏单元数：	1700	端子数量：	324
最高工作温度：	85 °C	最低工作温度：
组织：	271 I/O	输出函数：	MACROCELL
封装主体材料：	PLASTIC/EPOXY	封装代码：	LBGA
封装等效代码：	BGA324,18X18,40	封装形状：	SQUARE
封装形式：	GRID ARRAY, LOW PROFILE	峰值回流温度（摄氏度）：	260
电源：	1.8,1.2/3.3 V	可编程逻辑类型：	FLASH PLD
传播延迟：	9.1 ns	认证状态：	Not Qualified
座面最大高度：	1.55 mm	子类别：	Programmable Logic Devices
最大供电电压：	1.89 V	最小供电电压：	1.71 V
标称供电电压：	1.8 V	表面贴装：	YES
技术：	CMOS	温度等级：	OTHER
端子面层：	TIN SILVER COPPER	端子形式：	BALL
端子节距：	1 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	40	宽度：	19 mm
Base Number Matches：	1

5M2210ZF324C4N 数据手册

Chapter 3: DC and Switching Characteristics for MAX V Devices

3–29

Timing Model and Specifications

JTAG Timing Specifications

Figure 3–6 shows the timing waveform for the JTAG signals for the MAX V device

family.

Figure 3–6. JTAG Timing Waveform for MAX V Devices

TMS

TDI

JCP

JPH

JPSU

JCL

JCH

TCK

TDO

JPXZ

JPZX

JPCO

JSSU

JSH

Signal

to be

Captured

JSXZ

JSZX

JSCO

Signal

to be

Driven

Table 3–41 lists the JTAG timing parameters and values for the MAX V device family.

Table 3–41. JTAG Timing Parameters for MAX V Devices (Part 1 of 2)

Symbol

Parameter

TCKclock period for V_CCIO1= 3.3 V

TCKclock period for V_CCIO1= 2.5 V

TCKclock period for V_CCIO1= 1.8 V

TCKclock period for V_CCIO1= 1.5 V

TCKclock high time

Min

55.5

62.5

100

143

Max

—

Unit

t_JCP(1)

t_JCH

t_JCL

TCK clock low time

t_JPSU

t_JPH

JTAG port setup time (2)

JTAG port hold time

t_JPCO

t_JPZX

t_JPXZ

t_JSSU

t_JSH

JTAG port clock to output (2)

JTAG port high impedance to valid output (2)

JTAG port valid output to high impedance (2)

Capture register setup time

—

Capture register hold time

t_JSCO

t_JSZX

Update register clock to output

Update register high impedance to valid output

—

May 2011 Altera Corporation

MAX V Device Handbook

1...26 27 282930

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型号	品牌	获取价格	描述	数据表
5M2210ZF324C5N	ALTERA	获取价格	Flash PLD, 11.2ns, 1700-Cell, CMOS, PBGA324, 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324
5M2210ZF324I5	ALTERA	获取价格	Flash PLD, 11.2ns, 1700-Cell, CMOS, PBGA324, 19 X 19 MM, 1 MM PITCH, FBGA-324
5M2210ZF324I5N	ALTERA	获取价格	Flash PLD, 11.2ns, 1700-Cell, CMOS, PBGA324, 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324
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