5962-9957401QUC

更新时间： 2024-01-13 18:49:58

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QPro Virtex 2.5V QML High-Reliability FPGAs

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5962-9957401QUC 技术参数

生命周期：	Obsolete	零件包装代码：	BGA
包装说明：	BGA,	针数：	560
Reach Compliance Code：	unknown	ECCN代码：	3A001.A.2.C
HTS代码：	8542.39.00.01	风险等级：	5.39
JESD-30 代码：	S-CBGA-B560	长度：	42.5 mm
等效关口数量：	1124022	端子数量：	560
最高工作温度：	125 °C	最低工作温度：	-55 °C
组织：	1124022 GATES	封装主体材料：	CERAMIC, METAL-SEALED COFIRED
封装代码：	BGA	封装形状：	SQUARE
封装形式：	GRID ARRAY	可编程逻辑类型：	FIELD PROGRAMMABLE GATE ARRAY
认证状态：	Not Qualified	座面最大高度：	5.35 mm
最大供电电压：	2.625 V	最小供电电压：	2.375 V
标称供电电压：	2.5 V	表面贴装：	YES
技术：	CMOS	温度等级：	MILITARY
端子形式：	BALL	端子节距：	1.27 mm
端子位置：	BOTTOM	宽度：	42.5 mm
Base Number Matches：	1

5962-9957401QUC 数据手册

QPro Virtex 2.5V QML High-Reliability FPGAs

Virtex Switching Characteristics

Testing of switching parameters is modeled after testing

methods specified by MIL-M-38510/605. All devices are

100% functionally tested. Internal timing parameters are

derived from measuring internal test patterns. Listed below

are representative values. For more specific, more precise,

and worst-case guaranteed data, use the values reported

by the static timing analyzer (TRCE in the Xilinx Develop-

ment System) and back-annotated to the simulation netlist.

All timing parameters assume worst-case operating condi-

tions (supply voltage and junction temperature). Values

apply to all Virtex devices unless otherwise noted.

IOB Input Switching Characteristics

Input delays associated with the pad are specified for

LVTTL levels. For other standards, adjust the delays with

the values shown in "IOB Input Switching Characteristics

Standard Adjustments" on page 6.

Speed Grade

-4

Symbol

Propagation Delays

T_IOPI

Description

Device

Min

Max

Units

Pad to I output, no delay

All

1.0

1.9

2.3

2.7

2.0

T_IOPID

Pad to I output, with delay

XQV100

XQV300

XQV600

XQV1000

All

T_IOPLI

Pad to output IQ via transparent latch, no

delay

T_IOPLID

Pad to output IQ via transparent latch, with

delay

XQV100

XQV300

XQV600

XQV1000

4.8

5.1

5.5

5.9

Sequential Delays

T_IOCKIQ

Clock CLK to output IQ

All

0.8

Setup and Hold Times with Respect to Clock CLK

Setup Time / Hold Time

T_IOPICK/ T_IOICKP

Pad, no delay

All

2.0 / 0

5.0 / 0

1.0 / 0

1.3 / 0

_IOPICKD/ T_IOICKPD

_IOICECK/ T_IOCKICE

_IOSRCKI/ T_IOCKISR

Pad, with delay

ICE input

SR input (IFF, synchronous)

Set/Reset Delays

T_IOSRIQ

SR input to IQ (asynchronous)

GSR to output IQ

All

1.8

T_GSRQ

12.5

Notes:

1. A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values can not be guaranteed “best-case”,

but if a “0” is listed, there is no positive hold time.

DS002 (v1.5) December 5, 2001

www.xilinx.com

Preliminary Product Specification

1-800-255-7778

1 2 3 456 7 8...31

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