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5962-9759902QZC

更新时间： 2024-11-24 20:20:43
品牌 Logo 应用领域
赛普拉斯 - CYPRESS 时钟输入元件可编程逻辑
页数 文件大小 规格书
17页 640K
描述
Flash PLD, 19ns, 128-Cell, CMOS, CQFP160, QFP-160

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5962-9759902QZC 技术参数

生命周期：Obsolete零件包装代码：QFP
包装说明：QFP, QFP160,1.2SQ针数：160
Reach Compliance Code：unknownECCN代码：3A001.A.2.C
HTS代码：8542.39.00.01风险等级：5.57
Is Samacsys：N其他特性：FOR SHIPPING METHOD CONTACT SALES
最大时钟频率：62.5 MHz系统内可编程：YES
JESD-30 代码：S-CQFP-G160JESD-609代码：e4
JTAG BST：NO长度：28 mm
专用输入次数：1I/O 线路数量：128
宏单元数：128端子数量：160
最高工作温度：125 °C最低工作温度：-55 °C
组织：1 DEDICATED INPUTS, 128 I/O输出函数：MACROCELL
封装主体材料：CERAMIC, METAL-SEALED COFIRED封装代码：QFP
封装等效代码：QFP160,1.2SQ封装形状：SQUARE
封装形式：FLATPACK电源：5 V
可编程逻辑类型：FLASH PLD传播延迟：19 ns
认证状态：Not Qualified筛选级别：MIL-PRF-38535 Class Q
座面最大高度：2.79 mm子类别：Programmable Logic Devices
最大供电电压：5.5 V最小供电电压：4.5 V
标称供电电压：5 V表面贴装：YES
技术：CMOS温度等级：MILITARY
端子面层：GOLD端子形式：GULL WING
端子节距：0.65 mm端子位置：QUAD
宽度：28 mmBase Number Matches：1

5962-9759902QZC 数据手册

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75i  
CY7C375i  
UltraLogic™ 128-Macrocell Flash CPLD  
Features  
Functional Description  
• 128 macrocells in eight logic blocks  
• 128 I/O pins  
• 5 dedicated inputs including 4 clock pins  
• In-System Reprogrammable (ISR™) Flash technology  
— JTAG Interface  
The CY7C375i is an In-System Reprogrammable Complex  
Programmable Logic Device (CPLD) and is part of the  
FLASH370i™ family of high-density, high-speed CPLDs. Like  
all members of the FLASH370i family, the CY7C375i is de-  
signed to bring the ease of use and high performance of the  
22V10 to high-density PLDs.  
• Bus Hold capabilities on all I/Os and dedicated inputs  
• No hidden delays  
• High speed  
Like all of the UltraLogic™ FLASH370i devices, the CY7C375i  
is electrically erasable and In-System Reprogrammable (ISR),  
which simplifies both design and manufacturing flows thereby  
reducing costs. The Cypress ISR function is implemented  
through a JTAG serial interface. Data is shifted in and out  
through the SDI and SDO pins. The ISR interface is enabled  
using the programming voltage pin (ISREN). Additionally, be-  
cause of the superior routability of the FLASH370i devices, ISR  
often allows users to change existing logic designs while si-  
multaneously fixing pinout assignments.  
— fMAX = 125 MHz  
— tPD = 10 ns  
— tS = 5.5 ns  
— tCO = 6.5 ns  
• Fully PCI compliant  
• 3.3V or 5.0V I/O operation  
• Available in 160-pin TQFP, CQFP, and PGA packages  
Logic Block Diagram  
CLOCK  
INPUTS  
INPUTS  
1
4
INPUT/CLOCK  
MACROCELLS  
INPUT  
MACROCELL  
4
4
16 I/Os  
LOGIC  
BLOCK  
A
LOGIC  
BLOCK  
H
16 I/Os  
I/O –I/O  
36  
16  
36  
16  
0
15  
I/O –I/O  
112  
127  
PIM  
LOGIC  
BLOCK  
B
LOGIC  
BLOCK  
G
16 I/Os  
16 I/Os  
16 I/Os  
16 I/Os  
36  
16  
36  
16  
I/O –I/O  
I/O –I/O  
96 111  
16  
31  
47  
LOGIC  
BLOCK  
C
LOGIC  
BLOCK  
F
36  
16  
36  
16  
I/O –I/O  
I/O –I/O  
80  
32  
95  
79  
16 I/Os  
LOGIC  
BLOCK  
D
LOGIC  
BLOCK  
E
16 I/Os  
36  
16  
36  
16  
I/O –I/O  
I/O –I/O  
64  
48  
63  
64  
64  
7C375i–1  
Selection Guide  
7C375i–125 7C375i–100 7C375i–83 7C375iL–83 7C375i–66 7C375iL–66  
Maximum Propagation Delay[1], tPD (ns)  
Minimum Set-Up, tS (ns)  
Maximum Clock to Output[1], tCO (ns)  
10  
5.5  
6.5  
125  
12  
6
15  
8
15  
8
20  
10  
20  
10  
10  
75  
7
8
8
10  
Typical Supply Current, ICC (mA)  
125  
125  
75  
125  
Note:  
1. The 3.3V I/O mode timing adder, t3.3IO, must be added to this specification when VCCIO = 3.3V  
Cypress Semiconductor Corporation  
•
3901 North First Street  
•
San Jose  
•
CA 95134  
•
408-943-2600  
Document #: 38-03029 Rev. **  
Revised September 4, 2001  
1234567...17

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