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TM2EJ64EPN-50 PDF预览

TM2EJ64EPN-50

更新时间： 2024-02-13 07:00:59
品牌 Logo 应用领域
德州仪器 - TI 动态存储器内存集成电路
页数 文件大小 规格书
20页 276K
描述
2MX64 EDO DRAM MODULE, 50ns, DMA144, DIMM-144

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TM2EJ64EPN-50 技术参数

生命周期：Obsolete零件包装代码：DIMM
包装说明：DIMM, DIMM144,32针数：144
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.02风险等级：5.84
访问模式：FAST PAGE WITH EDO最长访问时间：50 ns
其他特性：RAS ONLY/CAS BEFORE RAS/HIDDEN REFRESHI/O 类型：COMMON
JESD-30 代码：R-XDMA-N144内存密度：134217728 bit
内存集成电路类型：EDO DRAM MODULE内存宽度：64
功能数量：1端口数量：1
端子数量：144字数：2097152 words
字数代码：2000000工作模式：ASYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：2MX64输出特性：3-STATE
封装主体材料：UNSPECIFIED封装代码：DIMM
封装等效代码：DIMM144,32封装形状：RECTANGULAR
封装形式：MICROELECTRONIC ASSEMBLY电源：3.3 V
认证状态：Not Qualified刷新周期：4096
自我刷新：NO最大待机电流：0.008 A
子类别：DRAMs最大压摆率：0.8 mA
最大供电电压 (Vsup)：3.6 V最小供电电压 (Vsup)：3 V
标称供电电压 (Vsup)：3.3 V表面贴装：NO
技术：MOS温度等级：COMMERCIAL
端子形式：NO LEAD端子节距：0.8 mm
端子位置：DUALBase Number Matches：1

TM2EJ64EPN-50 数据手册

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TM2EJ64DPN, TM2FJ64DPN 2097152 BY 64-BIT  
TM2EJ64EPN, TM2FJ64EPN 2097152 BY 64-BIT  
EXTENDED-DATA-OUT DYNAMIC RAM MODULES — SODIMM  
SMMS685 – AUGUST 1997  
electrical characteristics over recommended ranges of supply voltage and ambient temperature  
(unless otherwise noted)  
TM2EJ64DPN  
’2EJ64DPN-50  
’2EJ64DPN-60  
’2EJ64DPN-70  
†
PARAMETER  
UNIT  
V
TEST CONDITIONS  
MIN  
MAX  
MIN  
MAX  
MIN  
MAX  
I
I
I
I
= – 2 mA  
= – 100 µA  
= 2 mA  
LVTTL  
2.4  
2.4  
2.4  
High-level output  
voltage  
OH  
OH  
OL  
OL  
V
V
OH  
LVCMOS  
LVTTL  
V
–0.2  
V
–0.2  
V
–0.2  
DD  
DD  
DD  
0.4  
0.2  
0.4  
0.2  
0.4  
0.2  
Low-level output  
voltage  
V
OL  
= 100 µA  
LVCMOS  
Input current  
(leakage)  
V
= 3.6 V,  
V = 0 V to 3.9 V,  
I
DD  
DD  
All others = 0 V to V  
I
I
± 10  
± 10  
± 10  
± 10  
± 10  
± 10  
µA  
µA  
I
Output current  
(leakage)  
V
= 3.6 V,  
V
= 0 V to V ,  
DD  
DD  
CASx high  
O
O
Read- or  
write-cycle  
current  
‡§  
I
V
V
= 3.6 V,  
Minimum cycle  
960  
16  
8
800  
16  
8
720  
16  
8
mA  
mA  
mA  
CC1  
DD  
= 2 V (LVTTL),  
IH  
After one memory cycle,  
RAS0 and CASx high  
I
Standby current  
CC2  
V
IH  
= V  
– 0.2 V (LVCMOS),  
DD  
After one memory cycle,  
RAS0 and CASx high  
Average refresh  
current  
(RAS-only  
V
= 3.6 V,  
Minimum cycle,  
DD  
RAS0 cycling,  
‡§  
‡¶  
I
I
960  
880  
800  
720  
720  
640  
mA  
mA  
CC3  
CASx high (RAS-only refresh),  
RAS0 low after CASx low (CBR)  
refresh or CBR)  
Average EDO  
current  
V
= 3.6 V,  
t
= MIN,  
DD  
RAS0 low,  
HPC  
CASx cycling  
CC4  
†
For conditions shown as MIN/MAX, use the appropriate value specified in the timing requirements.  
Measured with outputs open  
‡
§
Measured with a maximum of one address change while RAS0 = V  
IL  
Measured with a maximum of one address change during each EDO cycle, t  
HPC  
6
POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443  
1...3456789...20

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型号 品牌 描述 获取价格 数据表
TM2EJ64EPN-60 TI 2MX64 EDO DRAM MODULE, 60ns, DMA144, DIMM-144

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