Datasheet > 消费电路 > 其他商用集成电路> TAS3202PAGR

TAS3202PAGR

更新时间： 2024-01-22 05:15:46

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德州仪器 - TI		/
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66页	802K
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AUDIO DSP WITH ANALOG INTERFACE

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TAS3202PAGR 技术参数

是否无铅：	不含铅	是否Rohs认证：	符合
生命周期：	Not Recommended	零件包装代码：	QFP
包装说明：	TFQFP, TQFP64,.47SQ	针数：	64
Reach Compliance Code：	compliant	HTS代码：	8542.39.00.01
Factory Lead Time：	8 weeks	风险等级：	5.3
商用集成电路类型：	CONSUMER CIRCUIT	JESD-30 代码：	S-PQFP-G64
JESD-609代码：	e4	长度：	10 mm
湿度敏感等级：	4	功能数量：	1
端子数量：	64	最高工作温度：	70 °C
最低工作温度：		封装主体材料：	PLASTIC/EPOXY
封装代码：	TFQFP	封装等效代码：	TQFP64,.47SQ
封装形状：	SQUARE	封装形式：	FLATPACK, THIN PROFILE, FINE PITCH
峰值回流温度（摄氏度）：	260	电源：	3.3 V
认证状态：	Not Qualified	座面最大高度：	1.2 mm
子类别：	Other Consumer ICs	最大供电电压 (Vsup)：	3.6 V
最小供电电压 (Vsup)：	3 V	表面贴装：	YES
温度等级：	COMMERCIAL	端子面层：	Nickel/Palladium/Gold (Ni/Pd/Au)
端子形式：	GULL WING	端子节距：	0.5 mm
端子位置：	QUAD	处于峰值回流温度下的最长时间：	NOT SPECIFIED
宽度：	10 mm	Base Number Matches：	1

TAS3202PAGR 数据手册

TAS3202

www.ti.com

SLES208B–JUNE 2009–REVISED MARCH 2011

2.5 Clocks, Digital Phase-Locked Loop (PLL), and Serial Data Interface

These modules provide the timing and serial data interface for the TAS3202. The clocking system for the

device is illustrated in Figure 2-1. The TAS3202 can be either clock master or clock slave depending on

the configuration. However, clock master mode is the primary mode of operation.

DPLL

135-MHz DCLK

×5.5

Microprocessor Clock

MCLK_OUT

÷4

÷2

Programmable

Divider

MCLK_OUT2

MCLK_OUT3

Programmable

Divider

From DAP

Parallel

Data

Serial

Audio Port

Transmitter

SDOUT

LRCLK

Re-Creation

24.576 MHz

To DAP

Parallel

Data

Serial

Audio Port

Receiver

SDIN

512Fs

Crystal

Oscillator

256Fs

128Fs

64Fs

LRCLK_OUT

SCLK_OUT

÷2

÷64

MCLKI

Master/

Slave

Figure 2-1. Clock Generation

DISCLAIMER: Analog performance is not ensured in slave mode, as the analog performance depends

upon the quality of the MCLK_IN. The TAS3202 is not robust with respect to MCLK_IN errors (glitches,

etc.); if the MCLK_IN frequency changes under operation, the device must be reset.

I²C clock master operation:

•

External 512Fs crystal oscillator is used to generate all internal clocks plus all clocks for external

asynchronous sampling rate converter (ASRC) output (if external ASRC is present).

•

LRCLK_OUT is fixed at 48 kHz (Fs).

SCLK_OUT is fixed at 64Fs.

MCLK_OUT is fixed at 256Fs. In master mode, the external ASRC converts incoming serial audio data

to 48-kHz sample rate synchronous to the internally generated serial audio data clocks.

•

In master mode, all clocks generated for the TAS3202 are derived from the 24.576-MHz crystal. The

internal oscillator drives the crystal and generates the main clock to digital PLL (DPLL), master clock

outputs, 256Fs clock to the ADC, and 128Fs clock to the DAC. The DPLL generates internal clocks for

the DAP and the 8051 microprocessor.

Functional Description

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Product Folder Link(s): TAS3202

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