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STK12C68-5C25

更新时间： 2024-01-23 16:06:30
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其他 - ETC 静态存储器
页数 文件大小 规格书
13页 371K
描述
8K x 8 AutoStore⑩ nvSRAM QuantumTrap⑩ CMOS Nonvolatile Static RAM

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STK12C68-5C25 技术参数

是否Rohs认证：不符合生命周期：Obsolete
包装说明：DIP, DIP28,.3Reach Compliance Code：unknown
ECCN代码：3A001.A.2.CHTS代码：8542.32.00.41
风险等级：5.21Is Samacsys：N
最长访问时间：25 nsJESD-30 代码：R-CDIP-T28
JESD-609代码：e0长度：35.56 mm
内存密度：65536 bit内存集成电路类型：NON-VOLATILE SRAM
内存宽度：8功能数量：1
端子数量：28字数：8192 words
字数代码：8000工作模式：ASYNCHRONOUS
最高工作温度：125 °C最低工作温度：-55 °C
组织：8KX8封装主体材料：CERAMIC, METAL-SEALED COFIRED
封装代码：DIP封装等效代码：DIP28,.3
封装形状：RECTANGULAR封装形式：IN-LINE
并行/串行：PARALLEL峰值回流温度（摄氏度）：NOT SPECIFIED
电源：5 V认证状态：Not Qualified
筛选级别：38535Q/M;38534H;883B座面最大高度：4.14 mm
最大待机电流：0.0025 A子类别：SRAMs
最大压摆率：0.09 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：MILITARY端子面层：Tin/Lead (Sn85Pb15)
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：7.62 mmBase Number Matches：1

STK12C68-5C25 数据手册

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STK12C68  
SRAM WRITE CYCLES #1 & #2  
(VCC = 5.0V ± 10%)e  
SYMBOLS  
STK12C68-25 STK12C68-35 STK12C68-45 STK12C68-55  
NO.  
PARAMETER  
UNITS  
#1  
#2  
Alt.  
MIN  
25  
20  
20  
10  
0
MAX  
MIN  
35  
25  
25  
12  
0
MAX  
MIN  
45  
30  
30  
15  
0
MAX  
MIN  
55  
45  
45  
25  
0
MAX  
12  
13  
14  
15  
16  
17  
18  
19  
20  
21  
t
t
t
WC  
Write Cycle Time  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
AVAV  
AVAV  
t
t
t
Write Pulse Width  
WLWH  
WLEH  
WP  
CW  
DW  
t
t
t
t
Chip Enable to End of Write  
Data Set-up to End of Write  
Data Hold after End of Write  
Address Set-up to End of Write  
Address Set-up to Start of Write  
Address Hold after End of Write  
Write Enable to Output Disable  
Output Active after End of Write  
ELWH  
DVWH  
WHDX  
ELEH  
DVEH  
EHDX  
t
t
t
t
t
DH  
AW  
t
t
t
20  
0
25  
0
30  
0
45  
0
AVWH  
AVEH  
t
t
t
AVWL  
AVEL  
EHAX  
AS  
t
t
t
0
0
0
0
WHAX  
WR  
i, j  
t
t
10  
13  
14  
15  
WLQZ  
WZ  
t
t
5
5
5
5
WHQX  
OW  
Note j: If W is low when E goes low, the outputs remain in the high-impedance state.  
Note k: E or W must be ≥ VIH during address transitions.  
Note l: HSB must be high during SRAM WRITE cycles.  
SRAM WRITE CYCLE #1: W Controlledk, l  
12  
t
AVAV  
ADDRESS  
19  
14  
t
WHAX  
t
ELWH  
E
17  
t
AVWH  
18  
t
AVWL  
13  
t
W
WLWH  
15  
16  
t
t
DVWH  
WHDX  
DATA IN  
DATA VALID  
20  
t
WLQZ  
21  
t
WHQX  
HIGH IMPEDANCE  
DATA OUT  
PREVIOUS DATA  
SRAM WRITE CYCLE #2: E Controlledk, l  
12  
t
AVAV  
ADDRESS  
14  
18  
19  
t
t
ELEH  
t
AVEL  
EHAX  
E
17  
t
AVEH  
13  
t
WLEH  
W
15  
16  
t
DVEH  
t
EHDX  
DATA IN  
DATA VALID  
HIGH IMPEDANCE  
DATA OUT  
October 2003  
4
Document Control # ML0008 rev 0.4  
 
 
 
 
1234567...13

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型号 品牌 描述 获取价格 数据表
STK12C68-5C25I ETC 8K x 8 AutoStore⑩ nvSRAM QuantumTrap⑩ CMOS No

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