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SS2625B-7.5

更新时间： 2024-01-03 04:23:50
品牌 Logo 应用领域
铁电 - RAMTRON 静态存储器内存集成电路
页数 文件大小 规格书
30页 223K
描述
ZBT SRAM, 2MX36, 4.2ns, CMOS, PBGA119, PLASTIC, BGA-119

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SS2625B-7.5 技术参数

生命周期：Obsolete零件包装代码：BGA
包装说明：,针数：119
Reach Compliance Code：unknownECCN代码：3A991.B.2.A
HTS代码：8542.32.00.41风险等级：5.84
最长访问时间：4.2 nsJESD-30 代码：R-PBGA-B119
内存密度：75497472 bit内存集成电路类型：ZBT SRAM
内存宽度：36功能数量：1
端子数量：119字数：2097152 words
字数代码：2000000工作模式：SYNCHRONOUS
最高工作温度：70 °C最低工作温度：
组织：2MX36封装主体材料：PLASTIC/EPOXY
封装形状：RECTANGULAR封装形式：GRID ARRAY
并行/串行：PARALLEL认证状态：Not Qualified
最大供电电压 (Vsup)：2.625 V最小供电电压 (Vsup)：2.375 V
标称供电电压 (Vsup)：2.5 V表面贴装：YES
技术：CMOS温度等级：COMMERCIAL
端子形式：BALL端子位置：BOTTOM
Base Number Matches：1

SS2625B-7.5 数据手册

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72Mbit Pipelined BSRAM  
w/ NoBL Architecture  
2Mx36  
Preliminary Data Sheet  
-modify-write sequences, which are reduced to simple byte write operations. Because the SS2625 is a common I/O  
device, data should not be driven into the device while the outputs are active. G# should be driven high before presenting  
data to the DQ[a:d] inputs. This three-states the output drivers. As a safety precaution, DQ[a:d] are automatically three-stated  
during the data portion of a write, regardless of the state of G#.  
The SS2625 has an on-chip burst counter that increments on the rising edge of the clock when LD# is driven high. The  
device then sequences through four address locations. If sequencing continues, this counter wraps around to the original  
location. The appropriate BW[a:d]# inputs must be driven in each cycle to write the correct bytes of data.  
The burst sequence is determined by the state of the LBO# input. See the Burst Order tables for the sequence. The LBO#  
input signal is a strap pin and must remain static during device operation.  
Deselecting the Device  
Deselecting the SS2625 is accomplished by deasserting any of the chip enables while driving LD# low. The deselect  
process requires four clock cycles to complete. When deselected the device enters a lower power state while still  
monitoring the input signals to detect any new access. A deselect must occur at least once every 16 us (for example: once  
every 1600 clock cycles at 100MHz). The DQ[a:d] pins are automatically three-stated two clocks after the deselection.  
Enhanced Memory Systems Inc., 1850 Ramtron Dr., Colo Spgs, CO 80921  
PHONE: (800) 545-DRAM; FAX: (719) 488-9095; http://www.edram.com  
Copyright 2001 Enhanced Memory Systems. All rights reserved.  
The information contained herein is subject to change without notice.  
Page 6 of 30  
Revision 1.0  
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