SN74LS113ANS

更新时间： 2024-11-18 13:13:51

品牌	Logo	应用领域
摩托罗拉 - MOTOROLA		触发器
页数	文件大小	规格书
3页	90K
描述
J-K Flip-Flop, LS Series, 2-Func, Negative Edge Triggered, 2-Bit, Complementary Output, TTL, PDIP14

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SN74LS113ANS 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
包装说明：	DIP, DIP14,.3	Reach Compliance Code：	unknown
HTS代码：	8542.39.00.01	风险等级：	5.23
系列：	LS	JESD-30 代码：	R-PDIP-T14
JESD-609代码：	e0	长度：	18.86 mm
逻辑集成电路类型：	J-K FLIP-FLOP	位数：	2
功能数量：	2	端子数量：	14
最高工作温度：	70 °C	最低工作温度：
输出极性：	COMPLEMENTARY	封装主体材料：	PLASTIC/EPOXY
封装代码：	DIP	封装等效代码：	DIP14,.3
封装形状：	RECTANGULAR	封装形式：	IN-LINE
峰值回流温度（摄氏度）：	NOT SPECIFIED	电源：	5 V
传播延迟（tpd）：	20 ns	认证状态：	Not Qualified
座面最大高度：	5.08 mm	子类别：	FF/Latches
最大供电电压 (Vsup)：	5.25 V	最小供电电压 (Vsup)：	4.75 V
标称供电电压 (Vsup)：	5 V	表面贴装：	NO
技术：	TTL	温度等级：	COMMERCIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	THROUGH-HOLE
端子节距：	2.54 mm	端子位置：	DUAL
处于峰值回流温度下的最长时间：	NOT SPECIFIED	触发器类型：	NEGATIVE EDGE
宽度：	7.62 mm	最小 fmax：	45 MHz
Base Number Matches：	1

SN74LS113ANS 数据手册

SN54/74LS113A

DUAL JK NEGATIVE

EDGE-TRIGGERED FLIP-FLOP

The SN54/74LS113A offers individual J, K, set, and clock inputs. These

monolithic dual flip-flops are designed so that when the clock goes HIGH, the

inputs are enabled and data will be accepted. The logic level of the J and K

inputs may be allowed to change when the clock pulse is HIGH and the

bistable will perform according to the truth table as long as minimum setup

times are observed. Input data is transferred to the outputs on the

negative-going edge of the clock pulse.

DUAL JK NEGATIVE

EDGE-TRIGGERED FLIP-FLOP

LOW POWER SCHOTTKY

LOGIC DIAGRAM (Each Flip-Flop)

J SUFFIX

CERAMIC

CASE 632-08

N SUFFIX

PLASTIC

CASE 646-06

D SUFFIX

SOIC

CASE 751A-02

ORDERING INFORMATION

SN54LSXXXJ Ceramic

SN74LSXXXN Plastic

SN74LSXXXD SOIC

MODE SELECT — TRUTH TABLE

INPUTS

OUTPUTS

OPERATING MODE

Set

Toggle

Load “0” (Reset)

Load “1” (Set)

Hold

LOGIC SYMBOL

H, h = HIGH Voltage Level

L, I = LOW Voltage Level

X = Don’t Care

l, h (q) = Lower case letters indicate the state of the referenced input (or output)

l, h (q) = one set-up time prior to the HIGH to LOW clock transition.

FAST AND LS TTL DATA

5-189

12 3

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型号	品牌	获取价格	描述	数据表
SN74LS113D	MOTOROLA	获取价格	DUAL JK NEGATIVE EDGE-TRIGGERED FLIP-FLOP
SN74LS113N	MOTOROLA	获取价格	DUAL JK NEGATIVE EDGE-TRIGGERED FLIP-FLOP
SN74LS114	TI	获取价格	DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET, COMMON CLEAR, AND COMMON CLOCK
SN74LS114A	TI	获取价格	DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET, COMMON CLEAR, AND COMMON CLOCK
SN74LS114AD	ROCHESTER	获取价格	J-K Flip-Flop, LS Series, 1-Func, Negative Edge Triggered, 2-Bit, Complementary Output, TT
SN74LS114AD	TI	获取价格	DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET, COMMON CLEAR, AND COMMON CLOCK
SN74LS114ADR	TI	获取价格	LS SERIES, NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14
SN74LS114ADR2	MOTOROLA	获取价格	LS SERIES, NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, PLASTIC, S
SN74LS114AJ-00	ROCHESTER	获取价格	LS SERIES, NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, CDIP14
SN74LS114AN	ROCHESTER	获取价格	J-K Flip-Flop, LS Series, 1-Func, Negative Edge Triggered, 2-Bit, Complementary Output, TT

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