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Datasheet > 逻辑 > 触发器/锁存器> SN74HC112N3
SN74HC112N3 PDF预览

SN74HC112N3

更新时间： 2024-11-01 09:14:39
品牌 Logo 应用领域
德州仪器 - TI 触发器锁存器逻辑集成电路光电二极管
页数 文件大小 规格书
13页 430K
描述
DUAL J-NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET

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SN74HC112N3 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：DIP
包装说明：PLASTIC, MS-001BB, DIP-16针数：16
Reach Compliance Code：not_compliantHTS代码：8542.39.00.01
风险等级：5.63Is Samacsys：N
系列：HC/UHJESD-30 代码：R-PDIP-T16
长度：19.305 mm逻辑集成电路类型：J-K FLIP-FLOP
位数：2功能数量：2
端子数量：16最高工作温度：85 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
电源：2/6 V传播延迟（tpd）：155 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：FF/Latches最大供电电压 (Vsup)：6 V
最小供电电压 (Vsup)：2 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：INDUSTRIAL端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：NEGATIVE EDGE
宽度：7.62 mm最小 fmax：24 MHz
Base Number Matches：1

SN74HC112N3 数据手册

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SCLS099F − DECEMBER 1982 − REVISED SEPTEMBER 2003  
SN54HC112 . . . J OR W PACKAGE  
SN74HC112 . . . D OR N PACKAGE  
(TOP VIEW)  
D
D
D
D
D
D
Wide Operating Voltage Range of 2 V to 6 V  
Outputs Can Drive Up To 10 LSTTL Loads  
Low Power Consumption, 40-µA Max I  
CC  
1CLK  
1K  
V
CC  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
Typical t = 13 ns  
pd  
4-mA Output Drive at 5 V  
1CLR  
2CLR  
2CLK  
1J  
Low Input Current of 1 µA Max  
1PRE  
1Q  
12 2K  
description/ordering information  
11  
10  
9
1Q  
2J  
2Q  
2PRE  
2Q  
The ’HC112 devices contain two independent J-K  
negative-edge-triggered flip-flops. A low level at  
the preset (PRE) or clear (CLR) inputs sets or  
resets the outputs, regardless of the levels of the  
other inputs. When PRE and CLR are inactive  
(high), data at the J and K inputs meeting the  
setup time requirements are transferred to the  
outputs on the negative-going edge of the clock  
(CLK) pulse. Clock triggering occurs at a voltage  
level and is not directly related to the fall time of the  
CLK pulse. Following the hold-time interval, data  
at the J and K inputs may be changed without  
affecting the levels at the outputs. These versatile  
flip-flops perform as toggle flip-flops by tying J and  
K high.  
GND  
SN54HC112 . . . FK PACKAGE  
(TOP VIEW)  
3
2
1
20 19  
18  
2CLR  
2CLK  
NC  
1J  
1PRE  
NC  
4
5
6
7
8
17  
16  
15 2K  
14  
9 10 11 12 13  
1Q  
2J  
1Q  
NC − No internal connection  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
PACKAGE  
T
A
PDIP − N  
SOIC − D  
Tube of 25  
Tube of 40  
Reel of 2500  
Reel of 250  
Tube of 25  
Tube of 150  
Tube of 55  
SN74HC112N  
SN74HC112N  
SN74HC112D  
−40°C to 85°C  
SN74HC112DR  
SN74HC112DT  
SNJ54HC112J  
SNJ54HC112W  
SNJ54HC112FK  
HC112  
CDIP − J  
CFP − W  
LCCC − FK  
SNJ54HC112J  
−55°C to 125°C  
SNJ54HC112W  
SNJ54HC112FK  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are  
available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
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Copyright 2003, Texas Instruments Incorporated  
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1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
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与SN74HC112N3相关器件

型号 品牌 获取价格 描述 数据表
SN74HC112NE4 TI

获取价格

 		Dual J-K Negative-Edge-Triggered Flip-Flops With Clear and Preset 16-PDIP -40 to 85
SN74HC112NP1 TI

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 		IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,DIP,16PIN,PLASTIC
SN74HC112NP3 TI

获取价格

 		IC IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,DIP,16PIN,PLASTIC, FF/Latch
SN74HC114 TI

获取价格

 		DUAL J-K NEGATIVE-EDGE-TRIGGERED FLIP-FLOPS WITH PRESET, COMMON CLEAR, AND COMMON CLOCK
SN74HC114D-00 TI

获取价格

 		HC/UH SERIES, NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14
SN74HC114DR-00 TI

获取价格

 		HC/UH SERIES, NEGATIVE EDGE TRIGGERED J-K FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14
SN74HC114FH4 TI

获取价格

 		SN74HC114FH4
SN74HC114FHP4 TI

获取价格

 		SN74HC114FHP4
SN74HC114FN TI

获取价格

 		暂无描述
SN74HC114FN3 TI

获取价格

 		SN74HC114FN3

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