5秒后页面跳转
捷配首页

Datasheet > SN74HC109DTG4
SN74HC109DTG4 PDF预览

SN74HC109DTG4

更新时间： 2024-01-13 01:04:59
品牌 Logo 应用领域
罗彻斯特 - ROCHESTER 光电二极管
页数 文件大小 规格书
19页 854K
描述
J-Kbar Flip-Flop, HC/UH Series, 2-Func, Positive Edge Triggered, 2-Bit, Complementary Output, CMOS, PDSO16, GREEN, PLASTIC, MS-012AC, SOIC-16

阅读下载

中文翻译

获取价格

SN74HC109DTG4 技术参数

生命周期：Contact Manufacturer包装说明：SOP,
Reach Compliance Code：unknownHTS代码：8542.39.00.01
风险等级：5.56其他特性：DUMMY VAL
系列：HC/UHJESD-30 代码：R-PDSO-G16
长度：9.9 mm逻辑集成电路类型：J-KBAR FLIP-FLOP
位数：2功能数量：2
端子数量：16最高工作温度：85 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：SOP
封装形状：RECTANGULAR封装形式：SMALL OUTLINE
传播延迟（tpd）：220 ns座面最大高度：1.75 mm
最大供电电压 (Vsup)：6 V最小供电电压 (Vsup)：2 V
标称供电电压 (Vsup)：5 V表面贴装：YES
技术：CMOS温度等级：INDUSTRIAL
端子形式：GULL WING端子节距：1.27 mm
端子位置：DUAL触发器类型：POSITIVE EDGE
宽度：3.9 mm最小 fmax：29 MHz
Base Number Matches：1

SN74HC109DTG4 数据手册

 浏览型号SN74HC109DTG4的Datasheet PDF文件第2页浏览型号SN74HC109DTG4的Datasheet PDF文件第3页浏览型号SN74HC109DTG4的Datasheet PDF文件第4页浏览型号SN74HC109DTG4的Datasheet PDF文件第5页浏览型号SN74HC109DTG4的Datasheet PDF文件第6页浏览型号SN74HC109DTG4的Datasheet PDF文件第7页 
ꢀꢁꢂ ꢃ ꢄꢅ ꢆ ꢇꢈ ꢉ ꢀꢁꢊ ꢃꢄ ꢅꢆ ꢇꢈ  
ꢋꢌꢍ ꢎ ꢏ ꢐꢑ ꢒꢓ ꢀꢔ ꢕ ꢔꢖꢗ ꢐꢗꢋꢘ ꢗꢐꢕ ꢙꢔ ꢘ ꢘ ꢗꢙ ꢗ ꢋ  
ꢚ ꢎꢔ ꢒꢐꢚ ꢎ ꢓ ꢒꢀ ꢛ ꢔꢕ ꢄ ꢅꢎ ꢗꢍꢙ ꢍꢁꢋ ꢒ ꢙꢗ ꢀ ꢗꢕ  
SCLS470A − MARCH 2003 − REVISED OCTOBER 2003  
D
D
D
Wide Operating Voltage Range of 2 V to 6 V  
D
D
D
Low Power Consumption, 40-µA Max I  
Typical t = 12 ns  
pd  
4-mA Output Drive at 5 V  
CC  
Low Input Current of 1 µA Max  
High-Current Outputs Drive Up To  
10 LSTTL Loads  
SN54HC109 . . . J OR W PACKAGE  
SN74HC109 . . . D, N, OR NS PACKAGE  
(TOP VIEW)  
SN54HC109 . . . FK PACKAGE  
(TOP VIEW)  
1CLR  
1J  
V
CC  
15 2CLR  
14 2J  
1
2
3
4
5
6
7
8
16  
3
2
1 20 19  
18  
1K  
1K  
1CLK  
NC  
4
5
6
7
8
2J  
13  
12  
11  
10  
9
1CLK  
1PRE  
1Q  
2K  
17  
16  
15  
14  
2K  
2CLK  
2PRE  
2Q  
NC  
1PRE  
1Q  
2CLK  
2PRE  
1Q  
9 10 11 12 13  
GND  
2Q  
NC − No internal connection  
description/ordering information  
These devices contain two independent J-K positive-edge-triggered flip-flops. A low level at the preset (PRE)  
or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR  
are inactive (high), data at the J and K inputs meeting the setup-time requirements are transferred to the outputs  
on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not related  
directly to the rise time of the clock pulse. Following the hold-time interval, data at the J and K inputs can be  
changed without affecting the levels at the outputs. These versatile flip-flops can perform as toggle flip-flops by  
grounding K and tying J high. They also can perform as D-type flip-flops if J and K are tied together.  
ORDERING INFORMATION  
ORDERABLE  
PART NUMBER  
TOP-SIDE  
MARKING  
†
PACKAGE  
T
A
PDIP − N  
SOIC − D  
Tube of 25  
Tube of 40  
Reel of 2500  
Reel of 250  
Reel of 2000  
Tube of 25  
Tube of 150  
Tube of 55  
SN74HC109N  
SN74HC109D  
SN74HC109DR  
SN74HC109DT  
SN74HC109NSR  
SNJ54HC109J  
SNJ54HC109W  
SNJ54HC109FK  
SN74HC109N  
−40°C to 85°C  
HC109  
SOP − NS  
CDIP − J  
HC109  
SNJ54HC109J  
SNJ54HC109W  
SNJ54HC109FK  
−55°C to 125°C  
CFP − W  
LCCC − FK  
†
Package drawings, standard packing quantities, thermal data, symbolization, and PCB design guidelines are  
available at www.ti.com/sc/package.  
Please be aware that an important notice concerning availability, standard warranty, and use in critical applications of  
Texas Instruments semiconductor products and disclaimers thereto appears at the end of this data sheet.  
ꢒ
ꢒ
ꢙ
ꢓ
ꢫ
ꢋ
ꢦ
ꢢ
ꢌ
ꢅ
ꢤ
ꢕ
ꢥ
ꢯ
ꢔ
ꢟ
ꢓ
ꢝ
ꢠ
ꢁ
ꢞ
ꢋ
ꢍ
ꢕ
ꢍ
ꢜ
ꢝ
ꢧ
ꢦ
ꢞ
ꢟ
ꢥ
ꢥ
ꢠ
ꢡ
ꢢ
ꢢ
ꢝ
ꢣ
ꢣ
ꢜ
ꢜ
ꢨ
ꢟ
ꢟ
ꢠ
ꢝ
ꢝ
ꢟ
ꢜ
ꢤ
ꢤ
ꢨ
ꢤ
ꢥ
ꢦ
ꢠ
ꢠ
ꢧ
ꢧ
ꢝ
ꢣ
ꢢ
ꢡ
ꢤ
ꢤ
ꢤ
ꢝ
ꢟ
ꢞ
ꢨ
ꢦ
ꢩ
ꢤ
ꢤ
ꢪ
ꢜ
ꢥ
ꢢ
ꢤ
ꢣ
ꢜ
ꢣ
ꢰ
ꢟ
ꢠ
ꢝ
ꢦ
ꢫ
ꢢ
ꢝ
ꢫ
ꢣ
ꢣ
ꢧ
ꢤ
ꢧ
ꢬ
Copyright 2003, Texas Instruments Incorporated  
ꢓ ꢝ ꢨ ꢠ ꢟꢫ ꢦꢥ ꢣꢤ ꢥꢟ ꢡꢨ ꢪꢜ ꢢꢝ ꢣ ꢣꢟ ꢲꢔ ꢎꢐ ꢒꢙ ꢚ ꢐꢳꢴꢂ ꢳꢂꢉ ꢢꢪꢪ ꢨꢢ ꢠ ꢢ ꢡꢧ ꢣꢧꢠ ꢤ ꢢ ꢠ ꢧ ꢣꢧ ꢤꢣꢧ ꢫ  
ꢠ
ꢟ
ꢥ
ꢣ
ꢟ
ꢠ
ꢡ
ꢣ
ꢟ
ꢤ
ꢨ
ꢜ
ꢞ
ꢜ
ꢥ
ꢧ
ꢠ
ꢣ
ꢭ
ꢣ
ꢧ
ꢠ
ꢟ
ꢞ
ꢕ
ꢧ
ꢮ
ꢢ
ꢔ
ꢝ
ꢡ
ꢧ
ꢤ
ꢣ
ꢢ
ꢝ
ꢫ
ꢠ
ꢫ
ꢢ
ꢣ ꢧ ꢤ ꢣꢜ ꢝꢱ ꢟꢞ ꢢ ꢪꢪ ꢨꢢ ꢠ ꢢ ꢡ ꢧ ꢣ ꢧ ꢠ ꢤ ꢬ  
ꢠ
ꢢ
ꢝ
ꢣ
ꢰ
ꢬ
ꢒ
ꢠ
ꢟ
ꢫ
ꢣ
ꢜ
ꢟ
ꢥ
ꢧ
ꢤ
ꢜ
ꢝ
ꢱ
ꢫ
ꢟ
ꢧ
ꢟ
ꢣ
ꢝ
ꢧ
ꢥ
ꢧ
ꢤ
ꢢ
ꢠ
ꢜ
ꢪ
ꢜ
ꢝ
ꢥ
ꢪ
ꢦ
ꢦ ꢝꢪ ꢧꢤꢤ ꢟ ꢣꢭꢧ ꢠ ꢯꢜ ꢤꢧ ꢝ ꢟꢣꢧ ꢫꢬ ꢓ ꢝ ꢢꢪ ꢪ ꢟ ꢣꢭꢧ ꢠ ꢨꢠ ꢟ ꢫꢦꢥ ꢣꢤ ꢉ ꢨꢠ ꢟ ꢫꢦꢥ ꢣꢜꢟ ꢝ  
ꢣ
ꢨ
ꢠ
ꢟ
ꢥ
ꢧ
ꢤ
ꢤ
ꢜ
ꢝ
ꢱ
ꢫ
ꢟ
ꢧ
ꢤ
ꢝ
ꢟ
ꢣ
ꢝ
ꢧ
ꢥ
ꢧ
ꢤ
ꢤ
ꢢ
ꢠ
ꢜ
ꢪ
ꢰ
ꢜ
ꢝ
ꢥ
ꢪ
ꢦ
ꢫ
ꢧ
ꢣ
ꢧ
ꢤ
ꢜ
ꢝ
ꢱ
ꢟ
ꢞ
ꢢ
ꢪ
ꢪ
ꢨ
ꢢ
ꢠ
ꢢ
ꢡ
ꢧ
ꢣ
ꢧ
ꢠ
ꢤ
ꢬ
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567...19

中文翻译

下载PDF

与SN74HC109DTG4相关器件

型号 品牌 获取价格 描述 数据表
SN74HC109FH TI

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,LLCC,20PIN,CERAMIC
SN74HC109FHP4 TI

获取价格

 		IC IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,LLCC,20PIN,CERAMIC, FF/Latch
SN74HC109FN ROCHESTER

获取价格

 		J-Kbar Flip-Flop
SN74HC109J TI

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,DIP,16PIN,CERAMIC
SN74HC109J4 TI

获取价格

 		IC IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,DIP,16PIN,CERAMIC, FF/Latch
SN74HC109N TI

获取价格

 		DUAL J-K POSITIVE-EDGE-TRIGGERED FLIP-FLOPS WITH CLEAR AND PRESET
SN74HC109N-00 TI

获取价格

 		HC/UH SERIES, DUAL POSITIVE EDGE TRIGGERED J-KBAR FLIP-FLOP, COMPLEMENTARY OUTPUT, PDIP16
SN74HC109N1 TI

获取价格

 		IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,DIP,16PIN,PLASTIC
SN74HC109N1 ROCHESTER

获取价格

 		J-Kbar Flip-Flop
SN74HC109N3 TI

获取价格

 		IC IC,FLIP-FLOP,DUAL,J/K TYPE,HC-CMOS,DIP,16PIN,PLASTIC, FF/Latch

与SN74HC109DTG4相关文章

您还可以找


热门产品
PCB打样/小批量
铝基板
BOM智能配单
PCBA制造
钣金
精密CNC
模具注塑
薄膜开关
精选活动
PCBA打样特惠
四六层板品质升级
铝基板品质升级
一体化电子制造
DFM下载
服务支持
企业认证
产品展示
工厂展示
工艺能力
积分商城
关于捷配
捷配简介
企业文化
公司动态
人才招聘
联系我们
帮助中心
下单流程
付款流程
开票流程
常见问题
全球PCB制造服务专线 400-613-0088

工作时间：9:00-21:00

CEO邮箱：ceo@jiepei.com

投诉邮箱：tousu@jiepei.com

捷配网-微信公众号 微信公众号
捷配网-微信公众号 抖音公众号
资质认证：
合作快递：
支付方式：
Copyright © 2024 Jiepei.com Inc. All Rights Reserved. 版权所有:杭州捷配信息科技有限公司 浙公网安备 33010502006866号 浙ICP备10014259号-119 营业执照ICP证