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SN74ALVC74DGVR

更新时间： 2024-11-21 19:54:19
品牌 Logo 应用领域
德州仪器 - TI 光电二极管输出元件逻辑集成电路触发器电视
页数 文件大小 规格书
7页 461K
描述
ALVC/VCX/A SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14, PLASTIC, TVSOP-14

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SN74ALVC74DGVR 技术参数

是否Rohs认证： 不符合生命周期：Obsolete
零件包装代码：SOIC包装说明：TSSOP, TSSOP14,.25,16
针数：14Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.34
系列：ALVC/VCX/AJESD-30 代码：R-PDSO-G14
长度：4.4 mm负载电容（CL）：50 pF
逻辑集成电路类型：D FLIP-FLOP最大I（ol）：0.024 A
位数：1功能数量：2
端子数量：14最高工作温度：85 °C
最低工作温度：-40 °C输出极性：COMPLEMENTARY
封装主体材料：PLASTIC/EPOXY封装代码：TSSOP
封装等效代码：TSSOP14,.25,16封装形状：RECTANGULAR
封装形式：SMALL OUTLINE, THIN PROFILE, SHRINK PITCH包装方法：TR
峰值回流温度（摄氏度）：NOT SPECIFIED电源：3.3 V
认证状态：Not Qualified座面最大高度：1.2 mm
子类别：FF/Latches最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：1.65 V标称供电电压 (Vsup)：1.8 V
表面贴装：YES技术：CMOS
温度等级：INDUSTRIAL端子形式：GULL WING
端子节距：0.4 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：3.6 mmBase Number Matches：1

SN74ALVC74DGVR 数据手册

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SN74ALVC74  
DUAL POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOP  
WITH CLEAR AND PRESET  
SCES109E – JULY 1997 – REVISED JANUARY 1999  
D, DGV, OR PW PACKAGE  
D
D
EPIC (Enhanced-Performance Implanted  
CMOS) Submicron Process  
(TOP VIEW)  
Package Options Include Plastic  
Small-Outline (D), Thin Very Small-Outline  
(DGV), and Thin Shrink Small-Outline (PW)  
Packages  
1CLR  
1D  
V
CC  
2CLR  
2D  
1
2
3
4
5
6
7
14  
13  
12  
11  
1CLK  
1PRE  
1Q  
2CLK  
10 2PRE  
description  
9
8
1Q  
2Q  
2Q  
This dual positive-edge-triggered D-type flip-flop  
is designed for 1.65-V to 3.6-V V operation.  
GND  
CC  
A low level at the preset (PRE) or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the  
other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time  
requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs  
at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval,  
data at the D input may be changed without affecting the levels at the outputs.  
The SN74ALVC74 is characterized for operation from –40°C to 85°C.  
FUNCTION TABLE  
INPUTS  
OUTPUTS  
PRE  
L
CLR  
CLK  
X
D
X
X
X
H
L
Q
H
L
Q
L
H
L
H
X
H
†
†
H
L
L
X
H
H
H
H
H
↑
H
L
L
H
↑
H
H
L
X
Q
Q
0
0
†
This configuration is unstable; that is, it does not  
persist when PRE or CLR returns to its inactive  
(high) level.  
†
logic symbol  
4
5
6
9
8
S
1PRE  
1CLK  
1D  
1Q  
1Q  
2Q  
2Q  
3
C1  
2
1
1D  
R
1CLR  
10  
11  
12  
13  
2PRE  
2CLK  
2D  
2CLR  
†
This symbol is in accordance with ANSI/IEEE Std 91-1984 and IEC Publication 617-12.  
EPIC is a trademark of Texas Instruments Incorporated.  
Copyright 1999, Texas Instruments Incorporated  
PRODUCT PREVIEW information concerns products in the formative or  
design phase of development. Characteristic data and other  
specifications are design goals. Texas Instruments reserves the right to  
change or discontinue these products without notice.  
2–39  
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
1234567

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与SN74ALVC74DGVR相关器件

型号 品牌 获取价格 描述 数据表
SN74ALVC74DR TI

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 		ALVC/VCX/A SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14,
SN74ALVC74PW TI

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 		DUAL POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOP WITH CLEAR AND PRESET
SN74ALVC74PWLE TI

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 		暂无描述
SN74ALVC74PWR TI

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 		ALVC/VCX/A SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14,
SN74ALVC7803 TI

获取价格

 		512 】 18 CLOCKED FIRST-IN, FIRST-OUT MEMORY
SN74ALVC7803-25DL ROCHESTER

获取价格

 		512X18 OTHER FIFO, 15ns, PDSO56, 0.300 INCH, SSOP-56
SN74ALVC7803-25DLR ROCHESTER

获取价格

 		512X18 OTHER FIFO, 15ns, PDSO56, 0.300 INCH, SSOP-56
SN74ALVC7803-40DL TI

获取价格

 		512X18 OTHER FIFO, 20ns, PDSO56, 0.300 INCH, SSOP-56
SN74ALVC7803DL TI

获取价格

 		512 】 18 CLOCKED FIRST-IN, FIRST-OUT MEMORY
SN74ALVC7804 TI

获取价格

 		512 】 18 FIRST-IN, FIRST-OUT MEMORY

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