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Datasheet > 逻辑 > 移位寄存器> SN54AS195J
SN54AS195J PDF预览

SN54AS195J

更新时间： 2024-11-24 13:13:43
品牌 Logo 应用领域
德州仪器 - TI 移位寄存器
页数 文件大小 规格书
8页 181K
描述
AS SERIES, 4-BIT RIGHT PARALLEL IN PARALLEL OUT SHIFT REGISTER, TRUE OUTPUT, CDIP16, 0.300 INCH, HERMETIC SEALED, CERAMIC, DIP-16

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SN54AS195J 技术参数

是否Rohs认证：不符合生命周期：Obsolete
零件包装代码：DIP包装说明：0.300 INCH, HERMETIC SEALED, CERAMIC, DIP-16
针数：16Reach Compliance Code：not_compliant
HTS代码：8542.39.00.01风险等级：5.92
Is Samacsys：N其他特性：COMPLEMENTARY SERIAL SHIFT RIGHT OUTPUT; J AND KBAR SERIAL INPUT
计数方向：RIGHT系列：AS
JESD-30 代码：R-GDIP-T16长度：19.56 mm
负载电容（CL）：50 pF逻辑集成电路类型：PARALLEL IN PARALLEL OUT
位数：4功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-55 °C输出极性：TRUE
封装主体材料：CERAMIC, GLASS-SEALED封装代码：DIP
封装等效代码：DIP16,.3封装形状：RECTANGULAR
封装形式：IN-LINE峰值回流温度（摄氏度）：NOT SPECIFIED
最大电源电流（ICC）：57 mA传播延迟（tpd）：11.5 ns
认证状态：Not Qualified座面最大高度：5.08 mm
子类别：Shift Registers最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：TTL
温度等级：MILITARY端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
处于峰值回流温度下的最长时间：NOT SPECIFIED触发器类型：POSITIVE EDGE
宽度：7.62 mm最小 fmax：60 MHz
Base Number Matches：1

SN54AS195J 数据手册

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SDAS138B – DECEMBER 1983 – REVISED JANUARY 1995  
D OR N PACKAGE  
(TOP VIEW)  
• Parallel-to-Serial, Serial-to-Parallel  
Conversions  
• Parallel Synchronous Loading  
• J and K Inputs to First Stage  
1
2
3
4
5
6
7
8
16  
15  
14  
13  
12  
11  
10  
9
CLR  
J
V
CC  
Q
Q
Q
Q
Q
A
B
C
D
D
• Right Shift Only With Complementary  
K
A
B
C
Outputs on Last Stage  
• Direct Overriding Clear  
• Package Options Include Plastic  
Small-Outline (D) Packages and Standard  
Plastic (N) 300-mil DIPs  
D
CLK  
SH/LD  
GND  
description  
This 4-bit bidirectional universal shift register features parallel (A, B, C, D) inputs, parallel (Q , Q , Q , Q , Q )  
A
B
C
D
D
outputs, J-K serial (J, K) inputs, shift/load control (SH/LD) input, and a direct overriding clear (CLR). The  
registers have two modes of operation:  
•
•
Parallel (broadside) load  
Shift (in the direction Q toward Q )  
A
D
Parallel loading is accomplished by applying the four bits of data and taking SH/LD low. The data is loaded into  
the associated flip-flops and appears at the outputs after the positive transition of the clock (CLK) input. During  
loading, serial data flow is inhibited.  
Shifting is accomplished synchronously when SH/LD is high. Serial data for this mode is entered at the J-K  
inputs. These inputs permit the first stage to perform as a J-K, D-, or T-type flip-flop as shown in the function  
table.  
The SN74AS195 is characterized for operation from 0°C to 70°C.  
FUNCTION TABLE  
INPUTS  
SERIAL  
OUTPUTS  
PARALLEL  
CLK  
CLR  
SH/LD  
Q
Q
Q
Q
Q
D
A
B
C
D
J
X
X
X
L
A
X
a
B
X
C
X
c
D
X
d
K
X
X
X
H
L
L
X
L
X
↑
L
↑
↑
↑
↑
L
L
L
L
H
H
H
H
H
H
H
b
a
bc  
d
d
H
H
H
H
H
X
X
X
X
X
XX  
X
X
X
X
X
X
Q
Q
Q
C0  
Q
Bn  
Q
Bn  
Q
Bn  
Q
Bn  
Q
Q
Q
Q
Q
Q
Q
Q
Q
Q
A0  
A0  
B0  
A0  
An  
An  
An  
D0  
Cn  
Cn  
Cn  
Cn  
D0  
Cn  
Cn  
Cn  
Cn  
X
X
X
X
Q
Q
Q
Q
Q
L
X
L
H
H
H
L
X
H
X
Q
AN  
Copyright 1995, Texas Instruments Incorporated  
1
POST OFFICE BOX 655303 • DALLAS, TEXAS 75265  
12345678

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