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SM2605Q-7.5 PDF预览

SM2605Q-7.5

更新时间： 2024-01-13 21:54:10
品牌 Logo 应用领域
铁电 - RAMTRON 时钟动态存储器内存集成电路
页数 文件大小 规格书
9页 109K
描述
Synchronous DRAM, 2MX32, 4.5ns, CMOS, PQFP100, LQFP-100

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SM2605Q-7.5 技术参数

是否无铅： 含铅是否Rohs认证： 不符合
生命周期：Obsolete零件包装代码：QFP
包装说明：QFP, QFP100,.7X.9针数：100
Reach Compliance Code：unknownECCN代码：EAR99
HTS代码：8542.32.00.02风险等级：5.91
访问模式：FOUR BANK PAGE BURST最长访问时间：4.5 ns
其他特性：AUTO/SELF REFRESH最大时钟频率 (fCLK)：133 MHz
I/O 类型：COMMON交错的突发长度：1,2,4,8
JESD-30 代码：R-PQFP-G100JESD-609代码：e0
内存密度：67108864 bit内存集成电路类型：SYNCHRONOUS DRAM
内存宽度：32功能数量：1
端口数量：1端子数量：100
字数：2097152 words字数代码：2000000
工作模式：SYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：2MX32
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：QFP封装等效代码：QFP100,.7X.9
封装形状：RECTANGULAR封装形式：FLATPACK
峰值回流温度（摄氏度）：NOT SPECIFIED电源：2.5/3.3,3.3 V
认证状态：Not Qualified刷新周期：2048
自我刷新：YES连续突发长度：1,2,4,8,FP
子类别：Other Memory ICs最大供电电压 (Vsup)：3.6 V
最小供电电压 (Vsup)：3 V标称供电电压 (Vsup)：3.3 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子面层：Tin/Lead (Sn/Pb)
端子形式：GULL WING端子节距：0.635 mm
端子位置：QUAD处于峰值回流温度下的最长时间：NOT SPECIFIED
Base Number Matches：1

SM2605Q-7.5 数据手册

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64Mbit - Enhanced SDRAM  
2Mx32 ESDRAM  
Product Brief  
Features  
•
100% Function and Timing Compatible with JEDEC  
•
•
Hidden Auto-Refresh without closing Read Pages  
Low Power Suspend, Self-Refresh, and Power Down  
Modes Supported  
Optional “No Write Transfer” Mode  
Optional Read DQM Latency = 1 for CL = 1 (EMRS)  
2K Refresh / 32 ms  
standard SDRAM  
•
•
•
•
•
Upward Pin Compatible with JEDEC Std. SGRAM  
Integrated 32Kbit SRAM Row Registers  
Synchronous Operation up to 166MHz  
22.6ns Row Access Latency, 10.6ns Column Latency  
Four Bank Architecture  
•
•
•
•
•
•
•
Single 3.3V ± 0.3V Power Supply  
s 2K rows x 256 column x 32 bits x 4 banks  
Early Auto-Precharge  
Programmable Burst Length (1, 2, 4, 8, full page)  
Programmable CAS Latency (1, 2, 3)  
Flexible VDDQ Supports LVTTL and 2.5V I/O  
Programmable Output Impedance (EMRS)  
100-pin LQFP (0.65mm pin pitch)  
•
•
•
Descriptionꢀ  
The SM2605 Enhanced SDRAM (ESDRAM) is a single  
data rate I/O device that combines raw speed with  
The four-bank architecture combines 22.6ns DRAM arrays  
with an 8Kb 10.6ns SRAM row register per bank. The  
SM2605 is a superset technology of JEDEC standard  
SDRAM. Its three key functional features include early  
auto-precharge, hidden RAS to CAS delay (tRCD), and an  
optional No Write Transfer mode. The ESDRAM is capable  
of maintaining four open read pages and four open write  
pages simultaneously via the No Write Transfer mode.  
innovative  
architecture  
to  
optimize  
system  
price/performance in high performance video graphics and  
embedded systems. The device is pin compatible with  
JEDEC standard SGRAM. It is also function and timing  
compatible with JEDEC standard SDRAM.  
FUNCTIONAL BLOCK DIAGRAM  
BANK A  
BANK B  
BANK C  
BANK D  
BA1  
BA0  
A(10:0)  
2K rows x  
256 col x  
32 bits  
2K rows x  
256 col x  
32 bits  
2K rows x  
256 col x  
32 bits  
2K rows x  
256 col x  
32 bits  
SENSE AMPLIFIERS  
SENSE AMPLIFIERS  
SENSE AMPLIFIERS  
SENSE AMPLIFIERS  
SRAM ROW CACHE  
COLUMN DECODER  
SRAM ROW CACHE  
COLUMN DECODER  
SRAM ROW CACHE  
COLUMN DECODER  
SRAM ROW CACHE  
COLUMN DECODER  
CLK  
CKE  
/CS  
/RAS  
/CAS  
/WE  
Data I/O Buffers  
COMMAND  
DECODER  
and  
TIMING  
DQ(31:0)  
GENERATOR  
DQM(3:0)  
The information contained herein is subject to change without notice.  
Enhanced reserves the right to change or discontinue this product  
without notice.  
2000 Enhanced Memory Systems Inc. 1850 Ramtron Drive, Colorado Springs, CO 80921  
Telephone (800) 545-DRAM, Fax (719) 488-9095, Web http://www.edram.com Rev. 1.6  
1234567...9

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