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SK10EL14WU

更新时间： 2024-11-08 22:40:43
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商升特 - SEMTECH 时钟驱动器逻辑集成电路
页数 文件大小 规格书
4页 93K
描述
1:5 Clock Distribution Chip

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SK10EL14WU 技术参数

生命周期：Obsolete零件包装代码：DIE
包装说明：DIE,Reach Compliance Code：unknown
HTS代码：8542.39.00.01风险等级：5.84
Is Samacsys：N其他特性：VEE=-3V TO -5.5V WITH VCC=0V
系列：10E输入调节：DIFFERENTIAL MUX
JESD-30 代码：X-XUUC-N逻辑集成电路类型：LOW SKEW CLOCK DRIVER
功能数量：1反相输出次数：
实输出次数：5最高工作温度：85 °C
最低工作温度：-40 °C输出特性：SERIES-RESISTOR
封装主体材料：UNSPECIFIED封装代码：DIE
封装形状：UNSPECIFIED封装形式：UNCASED CHIP
传播延迟（tpd）：0.72 ns认证状态：Not Qualified
Same Edge Skew-Max（tskwd）：0.05 ns最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：3 V表面贴装：YES
技术：ECL温度等级：INDUSTRIAL
端子形式：NO LEAD端子位置：UPPER
Base Number Matches：1

SK10EL14WU 数据手册

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SK10/100EL14W  
1:5 Clock Distribution Chip  
HIGH-PERꢀORMANCE PRODUCTS  
ꢀeatures  
Description  
The SK10/100EL14W is a 1:5 Clock Distribution Chip  
designed specifically for low skew clock distribution  
applications. This device is fully compatible with  
MC100EL14 and MC100LVEL14.  
• Extended Supply Voltage Range: (VEE = –5.5V to  
–3.0V, VCC = 0V) or (VCC = + 3.0V to +5.5V,  
VEE=0V)  
• High Bandwidth Output Transition  
• Max. 50 ps Output-to-Output Skew (Typ. 30 ps)  
The device can be driven by either differential or single-  
ended ECL/PECL input signals. The SK10/100EL14W  
• V  
Output  
BB  
• Synchronous Enable/Disable  
• Multiplexed Clock Input  
provides a V output for either single-ended use or DC  
BB  
bias for AC coupling to the device. V is an output pin  
and should be used as a bias for the EL14W as its current  
sink/source capability is limited. Whenever used, V  
should be bypassed to VCC via a 0.01 µF capacitor.  
BB  
• 75 KΩ Internal Input Pulldown Resistors  
• New Differential Input Common Mode Range  
BB • Fully Compatible with MC100EL14 and  
MC100LVEL14  
• ESD Protection of >4000 V  
• Industrial Temperature Range: –40oC to +85oC  
• Available in 20-Pin SOIC (150 mils) Package  
The EL14W features a multiplexed clock input to allow for  
the distribution of a lower speed scan or test clock along  
with the high speed system clock. When LOW (or left  
open and pulled LOW by the input pulldown resistor) the  
SEL pin will select the differential clock input. The Common  
Enable pin (EN*) is synchronous so that the outputs will  
only be enabled/disabled when they are already in the  
LOW state. This avoids the chance of generating a runt  
clock pulse when the device is enabled/disabled as can  
happen with an asynchronous control. The internal flip-  
flops are clocked on the falling edge of the input clock;  
therefore, all associated specification limits are referenced  
to the negative edge of the clock input.  
Pin Descriptions  
Pin  
ꢀunction  
CLK, CLK*  
SCLK  
Differential Clock Inputs  
Scan Clock Input  
EN*  
Sync Enable  
SEL  
Clock Select Input  
Reference Output Voltage  
ꢀunctional Block Diagram  
V
BB  
Q0-Q4, Q0*-Q4* Differential Clock Outputs  
Q0  
Q0*  
Q1  
V
CC  
1
2
20  
19  
18  
17  
16  
15  
14  
13  
12  
11  
EN*  
Function Table  
V
3
CC  
CLK  
L
SCLK  
SEL  
L
EN*  
L
Q
L
4
Q1*  
Q2  
NC  
X
X
L
Q
D
5
SCLK  
H
L
L
H
L
1
0
Q2*  
CLK  
6
X
H
L
7
Q3  
CLK*  
X
H
X
H
L
H
L*  
Q3*  
8
V
X
X
H
BB  
Q4  
SEL  
9
* On next negative transition of CLK or SCLK  
Q4*  
V
10  
EE  
www.semtech.com  
Revision 1/February 12, 2001  
1
1234

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