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S5T8554B01-S0B0

更新时间： 2024-02-01 15:04:32

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三星 - SAMSUNG		解码器编解码器电信集成电路电信电路光电二极管 PC
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描述
1 CHIP CODEC

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技术参数
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S5T8554B01-S0B0 技术参数

生命周期：	Obsolete	零件包装代码：	SOIC
包装说明：	SOP,	针数：	16
Reach Compliance Code：	unknown	HTS代码：	8542.39.00.01
风险等级：	5.84	压伸定律：	MU-LAW
滤波器：	YES	JESD-30 代码：	R-PDSO-G16
长度：	10.3 mm	负电源额定电压：	-5 V
功能数量：	1	端子数量：	16
工作模式：	SYNCHRONOUS	最高工作温度：	70 °C
最低工作温度：	-25 °C	封装主体材料：	PLASTIC/EPOXY
封装代码：	SOP	封装形状：	RECTANGULAR
封装形式：	SMALL OUTLINE	认证状态：	Not Qualified
座面最大高度：	2.65 mm	标称供电电压：	5 V
表面贴装：	YES	电信集成电路类型：	PCM CODEC
温度等级：	OTHER	端子形式：	GULL WING
端子节距：	1.27 mm	端子位置：	DUAL
宽度：	7.5 mm	Base Number Matches：	1

S5T8554B01-S0B0 数据手册

S5T8554B/7B

1 CHIP CODEC

PIN CONFIGURATION

V_BB

GNDA

16 VF_XI⁺

15 VF_XI^-

14 GS_X

13 TS_X

VF_RO

V_CC

KT8554/7

S5T8554B/7B

FS_R

12 FS_XS

11 D_X

D_R

BCLK_R/CLKSEL

MCLK_R/PDN

10 BCLK_X

MCLK_X

PIN DISCRIPTION

Pin No

Symbol

Description

= - 5V ± 5%

GNDA

VF O

Analog ground.

Analog output of the receive power Amp.

V = +5 V ± 5%

Receive frame sync pulse. 8kHz pulse train

PCM data input.

BLCK /

Logic input which selects either 1.536MHz/1.544MHz or 2.048MHz for master clock

CLKSEL

in normal operation and BCLK is used for both TX and RX directions.

Alternately direct clock input available, vary from 60kHz to 2.048MHz.

MCLK /

When MCLK is connected continuously high, the device is powered down.

PDN

Normally connected continuously low, MCLK is selected for all DAC timing.

Alternately direct 1.536MHz/1.544MHz or 2.048MHz clock input available.

MCLK

Must be 1.536MHz/1.544MHz or 2.048MHz.

BLCK

May be vary from 64kHz to 2.048MHz but BCLK is externally tied with MCLK in

X X

normal operation.

PCM data output.

TX frame sync pulse. 8kHz pulse train.

Changed from high to low during the encoder timeslot. Open drain output.

Analog output of the TX input amplifier. Used to set gain through external resistor.

Inverting input stage of the TX analog signal.

VF I

Non-inverting input stage of the TX analog signal.

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