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QL5432-33APB456I

更新时间： 2024-01-31 21:57:08

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其他 - ETC		外围集成电路数据传输 PC 时钟
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QL5432-33APB456I 技术参数

是否Rohs认证：	不符合	生命周期：	Obsolete
零件包装代码：	BGA	包装说明：	PLASTIC, BGA-456
针数：	456	Reach Compliance Code：	compliant
ECCN代码：	3A991.A.2	HTS代码：	8542.31.00.01
风险等级：	5.91	Is Samacsys：	N
地址总线宽度：	32	最大时钟频率：	33 MHz
最大数据传输速率：	132 MBps	外部数据总线宽度：	32
JESD-30 代码：	S-PBGA-B456	JESD-609代码：	e0
湿度敏感等级：	3	端子数量：	456
最高工作温度：	85 °C	最低工作温度：	-40 °C
封装主体材料：	PLASTIC/EPOXY	封装代码：	BGA
封装等效代码：	BGA456,26X26,50	封装形状：	SQUARE
封装形式：	GRID ARRAY	峰值回流温度（摄氏度）：	NOT SPECIFIED
电源：	3.3,3.3/5 V	认证状态：	Not Qualified
子类别：	Bus Controllers	最大压摆率：	3 mA
最大供电电压：	3.6 V	最小供电电压：	3 V
标称供电电压：	3.3 V	表面贴装：	YES
技术：	CMOS	温度等级：	INDUSTRIAL
端子面层：	Tin/Lead (Sn/Pb)	端子形式：	BALL
端子节距：	1.27 mm	端子位置：	BOTTOM
处于峰值回流温度下的最长时间：	NOT SPECIFIED	uPs/uCs/外围集成电路类型：	BUS CONTROLLER, PCI
Base Number Matches：	1

QL5432-33APB456I 数据手册

QL5432 - Enhanced QuickPCI^TMDevice

33 MHz/32-bit PCI Master/Target with Embedded Programmable Logic and Dual Port SRAM

last updated 2/5/01

QL5432 - Enhanced QL5232

PCI Bus – 33 MHz 32 bits (data and address)

PCI CONTROLLER

I Supports all PCI commands (including configuration

and MWI)

HIGH

SPEED

DATA

PATH

MASTER

CONTROLLER

TARGET

CONTROLLER

I Supports fully-customizable byte enables as a master

I Zero-wait-state write and one-wait-state read target

interface

I Supports all types of PCI target terminations: disconnect

with data transfer, disconnect without data transfer,

and retry

INTERFACE

Config

Space

I Supports target aborts

I Has 125 more logic cells in FPGA section, but 2 less

RAM blocks

160

MHz

FIFOs

High Speed

Logic Cells

266 User I/O

DMA

Controller

I Pin Compatible with QL5232

PROGRAMMABLE LOGIC

Device Highlights

FIGURE 1. QL5432 Diagram

High Performance PCI Controller

Extendable PCI Functionality

I 32-bit / 33 MHz PCI Master/Target

I Support for PCI host-bridge function

I Zero-wait state PCI Master provides 132 MB/s

I Support for Configuration Space from 0x40 to 0x3FF

I Multi-Function, Expanded Capabilities, & Expansion

ROM capable

I Power management, Compact PCI, hot-swap/

hot-plug compatible

I PCI v2.2 Power Management Spec compatible

I PCI v2.2 Vital Product Data (VPD) configuration support

I Programmable Interrupt Generator

transfer rates

I Zero-wait-state PCI Target Write/One-wait-state PCI

Target Read interface

I Supports all PCI commands, including configuration

and MWI

I Supports fully-customizable byte enable for master

channels

I Target interface supports retry, disconnect with/without

data transfer, and target abort

I I₂O support with local processor

I Programmable back-end interface to optional local

processor

I Mailbox register support

Programmable Logic

I 1427 Logic Cells

I 23,040 RAM bits, up to 266 I/O pins

I 250 MHz 16-bit counters, 275 MHz Datapaths, 160

MHz FIFOs

I All back-end interface and glue-logic can be implemented

on chip

I Independent PCI bus (33 MHz) and local bus

(up to 160 MHz) clocks

I Fully customizable PCI Configuration Space

I Configurable FIFOs with depths up to 256

I Reference design with driver code (Win 95/98/

Win 2000/NT4.0) available

I PCI v2.2 compliant

I Supports Type 0 Configuration Cycles in Target mode

I 3.3V, 5V Tolerant PCI signaling supports Universal

PCI Adapter designs

I 3.3V CMOS in 208-pin PQFP and 456-pin PBGA

I Supports endian conversions

I Any combination of FIFOs that require 20 or less

QuickLogic RAM Modules

I Six 32-bit busses interface between the PCI Controller

and the Programmable Logic

I Unlimited/Continuous Burst Transfers supported

Rev A

12 3 4 5 6 7...20

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