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PC16550DV

更新时间： 2024-02-14 11:46:05
品牌 Logo 应用领域
美国国家半导体 - NSC 先进先出芯片PC
页数 文件大小 规格书
22页 345K
描述
PC16550D Universal Asynchronous Receiver/Transmitter with FIFOs

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PC16550DV 技术参数

生命周期：Obsolete包装说明：DIE, DIE OR CHIP
Reach Compliance Code：unknownHTS代码：8542.31.00.01
风险等级：5.75地址总线宽度：3
边界扫描：NO总线兼容性：8088
最大时钟频率：24 MHz通信协议：ASYNC, BIT
最大数据传输速率：0.1875 MBps外部数据总线宽度：8
JESD-30 代码：X-XUUC-N低功率模式：NO
串行 I/O 数：1最高工作温度：70 °C
最低工作温度：封装主体材料：UNSPECIFIED
封装代码：DIE封装等效代码：DIE OR CHIP
封装形状：UNSPECIFIED封装形式：UNCASED CHIP
电源：5 V认证状态：Not Qualified
子类别：Serial IO/Communication Controllers最大供电电压：5.5 V
最小供电电压：4.5 V标称供电电压：5 V
表面贴装：YES技术：CMOS
温度等级：COMMERCIAL端子形式：NO LEAD
端子位置：UPPERuPs/uCs/外围集成电路类型：SERIAL IO/COMMUNICATION CONTROLLER, SERIAL
Base Number Matches：1

PC16550DV 数据手册

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e
a
0 C to 70 C, V  
e a  
DD  
g
5V 10%  
3.0 AC Electrical Characteristics T  
Symbol  
§
§
Conditions  
A
Parameter  
Min  
60  
0
Max  
Units  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
t
Address Strobe Width  
ADS  
Address Hold Time  
AH  
RD, RD Delay from Address  
Address Setup Time  
(Note 1)  
(Note 1)  
30  
60  
30  
0
AR  
AS  
WR, WR Delay from Address  
Chip Select Hold Time  
AW  
CH  
Chip Select Setup Time  
RD, RD Delay from Chip Select  
WR, WR Delay from Select  
Data Hold Time  
60  
30  
30  
30  
30  
0
CS  
(Note 1)  
(Note 1)  
CSR  
CSW  
DH  
Data Setup Time  
DS  
@
RD, RD to Floating Data Delay  
Master Reset Pulse Width  
Address Hold Time from RD, RD  
Read Cycle Delay  
100 pF loading (Note 3)  
(Note 1)  
100  
HZ  
5000  
20  
125  
20  
125  
MR  
RA  
RC  
Chip Select Hold Time from RD, RD  
RD, RD Strobe Width  
(Note 1)  
RCS  
RD  
@
RD, RD to Driver Enable/Disable  
Delay from RD, RD to Data  
Address Hold Time from WR, WR  
Write Cycle Delay  
100 pF loading (Note 3)  
60  
60  
RDD  
RVD  
WA  
WC  
WCS  
WR  
XH  
@
100 pF loading  
(Note 1)  
20  
150  
20  
Chip Select Hold Time from WR, WR  
WR, WR Strobe Width  
(Note 1)  
100  
55  
Duration of Clock High Pulse  
Duration of Clock Low Pulse  
External Clock (8, Max.)  
External Clock (8, Max.)  
55  
XL  
e
e
a
a
a
t
RD RC  
RC  
Read Cycle  
Write Cycle  
t
t
280  
280  
AR  
a
t
WC  
WC  
t
t
AW  
WR  
Baud Generator  
Baud Divisor  
16  
2
b
N
1
1
t
t
t
t
Baud Output Positive Edge Delay  
Baud Output Negative Edge Delay  
Baud Output Up Time  
100 pF Load  
100 pF Load  
175  
175  
ns  
ns  
ns  
ns  
BHD  
BLD  
HW  
LW  
e
e
d
8, 2, 100 pF Load  
f
f
75  
X
d
8, 2, 100 pF Load  
Baud Output Down Time  
100  
X
Receiver  
t
Delay from Active Edge  
of RD to Reset Interrupt  
RAI  
Ð
ns  
ns  
t
Delay from RD, RD  
(RD RBR/or RD LSR)  
to Reset Interrupt  
100 pF Load  
RINT  
1000  
t
Delay from RD RBR  
to RXRDY Inactive  
RXI  
290  
2000  
1
ns  
ns  
t
t
Delay from RCLK to Sample Time  
Delay from Stop to Set Interrupt  
SCD  
(Note 2)  
RCLK  
Cycles  
SINT  
Note 1: Applicable only when ADS is tied low.  
e
Note 2: In the FIFO mode (FCR0 1) the trigger level interrupts, the receiver data available indication, the active RXRDY indication and the overrun error indication  
will be delayed 3 RCLKs. Status indicators (PE, FE, BI) will be delayed 3 RCLKs after the first byte has been received. For subsequently received bytes these  
indicators will be updated immediately after RDRBR goes inactive. Timeout interrupt is delayed 8 RCLKs.  
Note 3: Charge and discharge time is determined by V , V  
OL OH  
and the external loading.  
Note 4: These specifications are preliminary.  
4
1234567...22

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