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MC54HC4060JS

更新时间： 2024-11-15 13:11:19
品牌 Logo 应用领域
摩托罗拉 - MOTOROLA 振荡器计数器
页数 文件大小 规格书
11页 135K
描述
Binary Counter, Asynchronous, Up Direction, CMOS, CDIP16,

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MC54HC4060JS 技术参数

是否Rohs认证：不符合生命周期：Obsolete
Reach Compliance Code：unknown风险等级：5.32
Is Samacsys：N计数方向：UP
JESD-30 代码：R-XDIP-T16JESD-609代码：e0
负载/预设输入：NO逻辑集成电路类型：BINARY COUNTER
工作模式：ASYNCHRONOUS功能数量：1
端子数量：16最高工作温度：125 °C
最低工作温度：-55 °C封装主体材料：CERAMIC
封装代码：DIP封装等效代码：DIP16,.3
封装形状：RECTANGULAR封装形式：IN-LINE
电源：2/6 V认证状态：Not Qualified
子类别：Counters表面贴装：NO
技术：CMOS温度等级：MILITARY
端子面层：Tin/Lead (Sn/Pb)端子形式：THROUGH-HOLE
端子节距：2.54 mm端子位置：DUAL
Base Number Matches：1

MC54HC4060JS 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
High–Performance Silicon–Gate CMOS  
J SUFFIX  
CERAMIC PACKAGE  
CASE 620–10  
The MC54/74HC4060 is identical in pinout to the standard CMOS  
MC14060B. The device inputs are compatible with standard CMOS outputs;  
with pullup resistors, they are compatible with LSTTL outputs.  
16  
1
This device consists of 14 master–slave flip–flops and an oscillator with a  
frequency that is controlled either by a crystal or by an RC circuit connected  
externally. The output of each flip–flop feeds the next, and the frequency at  
each output is half that of the preceding one. The state of the counter  
advances on the negative–going edge of Osc In. The active–high Reset is  
asynchronous and disables the oscillator to allow very low power consump-  
tion during standby operation.  
State changes of the Q outputs do not occur simultaneously because of  
internal ripple delays. Therefore, decoded output signals are subject to  
decoding spikes and may need to be gated with Osc Out 2 of the HC4060.  
N SUFFIX  
PLASTIC PACKAGE  
CASE 648–08  
16  
1
DT SUFFIX  
TSSOP PACKAGE  
CASE 948F–01  
16  
1
•
•
•
•
•
•
Output Drive Capability: 10 LSTTL Loads  
Outputs Directly Interface to CMOS, NMOS, and TTL  
Operating Voltage Range: 2 to 6 V  
ORDERING INFORMATION  
MC54HCXXXXJ  
MC74HCXXXXN  
MC74HCXXXXDT  
Ceramic  
Plastic  
TSSOP  
Low Input Current: 1 µA  
High Noise Immunity Characteristic of CMOS Devices  
In Compliance with the Requirements Defined by JEDEC Standard  
No. 7A  
•
Chip Complexity: 390 FETs or 97.5 Equivalent Gates  
PIN ASSIGNMENT  
Q12  
Q13  
1
2
16  
15  
V
CC  
Q10  
LOGIC DIAGRAM  
Q14  
Q6  
3
4
5
6
7
8
14  
13  
12  
11  
10  
9
Q8  
OSC OUT 1  
10  
OSC OUT 2  
9
Q9  
Q5  
RESET  
OSC IN  
OSC OUT 1  
OSC OUT 2  
7
5
Q7  
Q4  
Q5  
Q6  
Q7  
Q8  
Q9  
Q10  
Q4  
11  
4
OSC IN  
GND  
6
14  
13  
15  
1
FUNCTION TABLE  
Clock  
Reset  
Output State  
Q12  
Q13  
Q14  
2
L
L
No Change  
Advance to Next State  
All Outputs are Low  
3
X
H
12  
RESET  
PIN 16 = V  
CC  
PIN 8 = GND  
10/95  
REV 6  
Motorola, Inc. 1995  
1234567...11

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