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MC100E336 PDF预览

MC100E336

更新时间： 2024-02-24 21:09:30
品牌 Logo 应用领域
安森美 - ONSEMI 总线收发器
页数 文件大小 规格书
4页 117K
描述
3-BIT REGISTERED BUS TRANSCEIVER

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MC100E336 技术参数

是否Rohs认证： 不符合生命周期：Transferred
包装说明：QCCJ, LDCC28,.5SQReach Compliance Code：unknown
风险等级：5.84其他特性：25 OHM LINE DRIVE CAPABILITY; SYNCHRONOUS SEND ENABLE; DUAL CLOCK
控制类型：INDEPENDENT CONTROL计数方向：UNIDIRECTIONAL
系列：100EJESD-30 代码：S-PQCC-J28
JESD-609代码：e0长度：11.5062 mm
逻辑集成电路类型：REGISTERED BUS TRANSCEIVER位数：3
功能数量：1端口数量：2
端子数量：28最高工作温度：85 °C
最低工作温度：输出特性：OPEN-EMITTER WITH CUT-OFF
输出极性：INVERTED封装主体材料：PLASTIC/EPOXY
封装代码：QCCJ封装等效代码：LDCC28,.5SQ
封装形状：SQUARE封装形式：CHIP CARRIER
电源：-4.5 V最大电源电流（ICC）：173 mA
Prop。Delay @ Nom-Sup：1 ns传播延迟（tpd）：1.8 ns
认证状态：Not Qualified座面最大高度：4.57 mm
子类别：Bus Driver/Transceivers表面贴装：YES
技术：ECL温度等级：OTHER
端子面层：Tin/Lead (Sn/Pb)端子形式：J BEND
端子节距：1.27 mm端子位置：QUAD
触发器类型：POSITIVE EDGE宽度：11.5062 mm
Base Number Matches：1

MC100E336 数据手册

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SEMICONDUCTOR TECHNICAL DATA  
The MC10E/MC100E336 contains three bus transceivers with both  
transmit and receive registers. The bus outputs (BUS0–BUS2) are  
specified for driving a 25Ω bus; the receive outputs (Q0 – Q2) are  
specified for 50Ω. The bus outputs feature a normal HIGH level (V  
) and  
OH  
a cutoff LOW level — when LOW, the outputs go to –2.0V and the output  
emitter-follower is “off”, presenting a high impedance to the bus. The bus  
outputs also feature edge slow-down capacitors.  
3-BIT REGISTERED  
BUS TRANSCEIVER  
• 25Ω Cutoff Bus Outputs  
• 50Ω Receiver Outputs  
• Transmit and Receive Registers  
• 1500ps Max. Clock to Bus  
• 1000ps Max. Clock to Q  
• Bus Outputs Feature Internal Edge Slow-Down Capacitors  
• Additional Package Ground Pins  
• Extended 100E V  
EE  
Range of – 4.2V to – 5.46V  
• 75kΩ Input Pulldown Resistors  
The Transmit Enable pins (TEN) control whether current data is held in  
the transmit register, or new data is loaded from the A/B inputs. A LOW on  
both of the Bus Enable inputs (BUSEN), when clocked through the  
register, disables the bus outputs to –2.0V.  
FN SUFFIX  
PLASTIC PACKAGE  
CASE 776-02  
The receiver section clocks bus data into the receive registers, after  
gating with the Receive Enable (RXEN) input.  
All registers are clocked by a positive transition of CLK1 or CLK2 (or  
both).  
Additional leadframe grounding is provided through the Ground pins (GND) which should be connected to 0V. The GND pins  
are not electrically connected to the chip.  
LOGIC DIAGRAM  
Pinout: 28-Lead PLCC (Top View)  
TEN2 TEN1  
B
A
NC  
V
Q
2
2
2
CCO  
0
1
D Q  
D Q  
D Q  
25  
25  
25  
Ω
CUTOFF  
A
B
BUS0  
0
0
25 24  
23  
22  
21  
20  
19  
BUSEN1  
BUSEN2  
RXEN  
26  
27  
28  
1
18  
17  
16  
15  
14  
13  
12  
GND  
D
50  
Ω
Ω
Q
0
Q
BUS2  
0
1
V
CC  
Ω
CUTOFF  
A
B
BUS1  
1
1
V
Q
EE  
1
D
50  
Q
1
Q
CLK1  
CLK2  
2
V
CCO  
0
1
3
BUS1  
GND  
Ω
CUTOFF  
A
B
2
2
BUS2  
A
4
0
D
50  
Ω
Q
2
Q
5
6
7
8
9
10  
11  
TEN1  
TEN2  
B
A
B
V
BUS0 GND  
Q
0
0
1
1
CCO  
RXEN  
* All V  
and V pins are tied together on the die.  
CCO  
CC  
BUSEN1  
BUSEN2  
D
Q
CLK1  
CLK2  
12/93  
Motorola, Inc. 1996  
REV 2  
1234

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与MC100E336相关器件

型号 品牌 获取价格 描述 数据表
MC100E336FN MOTOROLA

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 		3-BIT REGISTERED BUS TRANSCEIVER
MC100E336FNR2 ONSEMI

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 		100E SERIES, 3-BIT REGISTERED TRANSCEIVER, INVERTED OUTPUT, PQCC28, PLASTIC, LCC-28
MC100E337 ONSEMI

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 		3-BIT SCANNABLE REGISTERED BUS TRANSCEIVER
MC100E337FN MOTOROLA

获取价格

 		3-BIT SCANNABLE REGISTERED BUS TRANSCEIVER
MC100E337FNR2 MOTOROLA

获取价格

 		100E SERIES, 3-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, PQCC28, PLASTIC, LCC-28
MC100E337FNR2 ONSEMI

获取价格

 		100E SERIES, 3-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, PQCC28, PLASTIC, LCC-28
MC100E404 ONSEMI

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 		QUAD DIFFERENTIAL AND/NAND
MC100E404FN MOTOROLA

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 		QUAD DIFFERENTIAL AND/NAND
MC100E404FN ONSEMI

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 		5 V ECL Quad Differential AND/NAND
MC100E404FNG ONSEMI

获取价格

 		5 V ECL Quad Differential AND/NAND

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