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MAX3946ETG+

更新时间： 2024-02-25 08:30:08
品牌 Logo 应用领域
美信 - MAXIM 驱动器电信集成电路电信电路PC
页数 文件大小 规格书
28页 2198K
描述
1.0625Gbps to 11.3Gbps, SFP+ Laser Driver with Laser Impedance Mismatch Tolerance

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MAX3946ETG+ 技术参数

是否无铅： 不含铅是否Rohs认证： 符合
生命周期：Active包装说明：HVQCCN,
Reach Compliance Code：compliantHTS代码：8542.39.00.01
风险等级：1.63JESD-30 代码：S-XQCC-N24
长度：4 mm湿度敏感等级：1
功能数量：1端子数量：24
最高工作温度：95 °C最低工作温度：-40 °C
封装主体材料：UNSPECIFIED封装代码：HVQCCN
封装形状：SQUARE封装形式：CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度（摄氏度）：NOT SPECIFIED座面最大高度：0.8 mm
标称供电电压：3.3 V表面贴装：YES
技术：BIPOLAR电信集成电路类型：TELECOM CIRCUIT
温度等级：INDUSTRIAL端子形式：NO LEAD
端子节距：0.5 mm端子位置：QUAD
处于峰值回流温度下的最长时间：NOT SPECIFIED宽度：4 mm
Base Number Matches：1

MAX3946ETG+ 数据手册

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1.0625Gbps to 11.3Gbps, SFP+ Laser Driver  
with Laser Impedance Mismatch Tolerance  
ELECTRICAL CHARACTERISTICS (continued)  
(V  
CC  
= +2.85V to +3.63V, T = -40°C to +85°C, and Figure 1. Guaranteed by design and characterization from T = -40°C to +95°C.  
A
A
Typical values are at V  
noted.) (Note 1)  
= +3.3V, I  
= 60mA, I  
= 40mA, 25I differential output load, and T = +25°C, unless otherwise  
MOD A  
CC  
BIAS  
PARAMETER  
DISABLE Input Resistance  
3-WIRE DIGITAL I/O SPECIFICATIONS (SDA, SCL, CSEL)  
SYMBOL  
CONDITIONS  
MIN  
TYP  
MAX  
UNITS  
R
Internal pullup resistor  
4.7  
7.5  
10  
kI  
PULL  
Input High Voltage  
Input Low Voltage  
Input Hysteresis  
V
2.0  
V
V
V
IH  
CC  
V
0.8  
IL  
V
80  
mV  
HYST  
V
= 0V or V , internal pullup or pull-  
CC  
IN  
Input Leakage Current  
I , I  
IL IH  
150  
FA  
down is 75kI typical  
Output High Voltage  
Output Low Voltage  
V
External pullup is (4.7kI to 10kI) to V  
External pullup is (4.7kI to 10kI) to V  
V - 0.5  
CC  
V
V
OH  
CC  
V
0.4  
OL  
CC  
3-WIRE DIGITAL INTERFACE TIMING CHARACTERISTICS (Figure 5)  
SCL Clock Frequency  
SCL Pulse-Width High  
SCL Pulse-Width Low  
SDA Setup Time  
f
400  
1000  
kHz  
Fs  
SCL  
t
0.5  
CH  
t
0.5  
Fs  
CL  
DS  
DH  
t
100  
100  
ns  
SDA Hold Time  
t
ns  
SCL Rise to SDA Propagation  
Time  
t
5
ns  
ns  
ns  
D
CSEL Pulse-Width Low  
t
500  
CSW  
CSEL Leading Time Before the  
First SCL Edge  
t
t
500  
500  
L
T
CSEL Trailing Time After the Last  
SCL Edge  
ns  
Total bus capacitance on one line with  
4.7kI pullup to V  
SDA, SCL Load  
C
B
20  
pF  
CC  
Note 1: Guaranteed by design and characterization (T = -40NC to +95NC).  
A
Note 2: BIAS is connected to 2.0V. TOUT+/TOUT- are connected through pullup inductors to a separate supply that is equal to V  
.
CCT  
I
= 4.92 + 0.0383 x I + 0.3692 x I  
BIAS MOD  
CC  
Note 3: Stability is defined as [(I_measured) - (I_reference)]/(I_reference) over the listed current range, temperature, and V  
=
CC  
V
Q5%. V  
= 3.0V to 3.45V. Reference current measured at V  
, T = +25NC.  
CCREF  
CCREF  
CCREF  
A
7
7
Note 4: Measured with K28.5 data pattern at 10.7Gbps and with a (2 - 1 PRBS + 72 zeros + 2 - 1 PRBS (inverted) + 72 ones)  
pattern at 11.3Gbps.  
_______________________________________________________________________________________  
5
12345678...28

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