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M68AF031AL55B1F

更新时间： 2024-02-06 04:08:21
品牌 Logo 应用领域
意法半导体 - STMICROELECTRONICS 静态存储器
页数 文件大小 规格书
22页 385K
描述
256 Kbit (32K x 8) 5.0V Asynchronous SRAM

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M68AF031AL55B1F 技术参数

是否Rohs认证： 符合生命周期：Obsolete
零件包装代码：DIP包装说明：0.600 INCH, LEAD FREE, PLASTIC, DIP-28
针数：28Reach Compliance Code：compliant
ECCN代码：EAR99HTS代码：8542.32.00.41
风险等级：5.82Is Samacsys：N
最长访问时间：55 nsI/O 类型：COMMON
JESD-30 代码：R-PDIP-T28JESD-609代码：e3
长度：37.085 mm内存密度：262144 bit
内存集成电路类型：STANDARD SRAM内存宽度：8
功能数量：1端子数量：28
字数：32768 words字数代码：32000
工作模式：ASYNCHRONOUS最高工作温度：70 °C
最低工作温度：组织：32KX8
输出特性：3-STATE封装主体材料：PLASTIC/EPOXY
封装代码：DIP封装等效代码：DIP28,.6
封装形状：RECTANGULAR封装形式：IN-LINE
并行/串行：PARALLEL峰值回流温度（摄氏度）：245
电源：5 V认证状态：Not Qualified
座面最大高度：5.08 mm最大待机电流：0.000006 A
最小待机电流：2 V子类别：SRAMs
最大压摆率：0.05 mA最大供电电压 (Vsup)：5.5 V
最小供电电压 (Vsup)：4.5 V标称供电电压 (Vsup)：5 V
表面贴装：NO技术：CMOS
温度等级：COMMERCIAL端子面层：MATTE TIN
端子形式：THROUGH-HOLE端子节距：2.54 mm
端子位置：DUAL处于峰值回流温度下的最长时间：NOT SPECIFIED
宽度：15.24 mmBase Number Matches：1

M68AF031AL55B1F 数据手册

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M68AF031A  
OPERATION  
The M68AF031A has a Chip Enable power down  
feature which invokes an automatic standby mode  
whenever Chip Enable is de-asserted (E = High).  
An Output Enable (G) signal provides a high  
speed tri-state control, allowing fast read/write cy-  
cles to be achieved with the common I/O data bus.  
Operational modes are determined by device con-  
trol inputs W and E, as summarized in the Operat-  
ing Modes table (see Table 6., Operating Modes).  
Table 6. Operating Modes  
Operation  
E
W
G
DQ0-DQ7  
Hi-Z  
Power  
Standby (I  
Active (I  
V
)
Deselected  
Read  
X
X
IH  
SB  
V
IL  
V
IL  
V
IL  
V
IH  
V
)
Data Output  
Data Input  
Hi-Z  
IL  
CC  
V
V
Active (I  
Active (I  
)
Write  
X
IL  
CC  
V
)
Output Disabled  
IH  
IH  
CC  
Note: 1. X = V or V .  
IH  
IL  
Read Mode  
The M68AF031A is in the Read mode whenever  
Write Enable (W) is High with Output Enable (G)  
Low, and Chip Enable (E) is asserted. This pro-  
vides access to data of the 262,144 locations in  
the static memory array, specified by the 15 ad-  
dress inputs. Valid data will be available at the  
eight output pins within tAVQV after the last stable  
address, providing G is Low and E is Low. If Chip  
Enable or Output Enable access times are not  
met, data access will be measured from the limit-  
ing parameter (tELQV or tGLQV) rather than the ad-  
dress. Data out may be indeterminate at tELQX and  
tGLQX but data lines will always be valid at tAVQV  
.
Figure 10. Address Controlled, Read Mode AC Waveforms  
tAVAV  
A0-A14  
VALID  
tAVQV  
tAXQX  
DQ0-DQ7  
DATA VALID  
AI05939  
Note: E = Low, G = Low, W = High.  
10/22  
1...78910111213...22

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